第3章 FPGA CPLD结构与应用.ppt

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1、K KX康芯科技康芯科技EDAEDA技术与技术与VHDL VHDL 第第3 3章章FPGA/CPLDFPGA/CPLD结构与应用结构与应用 K KX康芯科技康芯科技2021/9/171K KX康芯科技康芯科技n数字电路系统都是由基本门构成的。数字电路系统都是由基本门构成的。n基本门可以构成组合电路和时序电路。基本门可以构成组合电路和时序电路。n不是所有的基本门都是必须的，组合逻不是所有的基本门都是必须的，组合逻辑函数都可以化为辑函数都可以化为“与与或或”表达式，表达式，用用“与门与门或门或门”二级电路实现。二级电路实现。因此人们提出了一种乘积项可编程结构。因此人们提出了一种乘积项可编程结构。（

2、PLD结构）结构）3.1 3.1 概概 论论 2021/9/172K KX康芯科技康芯科技3.1 3.1 概概 论论图图3-1 基本基本PLD器件的原理结构图器件的原理结构图 2021/9/173K KX康芯科技康芯科技3.1 3.1 概概 论论3.1.1 PLD3.1.1 PLD的发展历程的发展历程 熔丝编程的熔丝编程的PROM和和PLA器件器件 AMD公公司推出司推出PAL器件器件 GAL器件器件 FPGA器器件件 EPLD器器件件 CPLD器器件件 内嵌复杂内嵌复杂功能模块功能模块的的SoPC 2021/9/174K KX康芯科技康芯科技3.1 3.1 概概 论论3.1.2 PLD3.1

3、.2 PLD的分类的分类 1.1.按集成度按集成度(PLD)分类分类 2021/9/175K KX康芯科技康芯科技2.按结构分按结构分n乘积项结构器件，大部分简单乘积项结构器件，大部分简单PLD和和CPLD属此类属此类n查找表结构器件，大部分查找表结构器件，大部分FPGA属此类属此类3.1 3.1 概概 论论 3.3.按编程工艺分类按编程工艺分类 1）熔丝）熔丝(Fuse)型器件。根据设计的熔丝图文件烧断对应型器件。根据设计的熔丝图文件烧断对应的熔丝。的熔丝。2）反熔丝）反熔丝(Anti-fuse)型器件型器件。在编程处通过击穿漏。在编程处通过击穿漏层使两点获得导通层使两点获得导通。一次性可编

4、程器件（一次性可编程器件（OTP)2021/9/176K KX康芯科技康芯科技3.1 3.1 概概 论论3）EPROM型。称为紫外线擦除电可编程逻辑器件型。称为紫外线擦除电可编程逻辑器件。4）EEPROM型型。电可擦写编程器件。电可擦写编程器件。5）SRAM型型。查找表结构器件，编程信息放在查找表结构器件，编程信息放在RAM中，断电丢失，需专门器件完成配置操作。中，断电丢失，需专门器件完成配置操作。6）Flash型型。可实现多次编程，掉电不需重新可实现多次编程，掉电不需重新配置。配置。CPLD 掉电保持掉电保持FPGA 掉电丢失掉电丢失2021/9/177K KX康芯科技康芯科技3.2 3.2

5、 简单简单PLDPLD原理原理 3.2.1 3.2.1 电路符号表示电路符号表示 图图3-3 常用逻辑门符号与现有国标符号的对照常用逻辑门符号与现有国标符号的对照 2021/9/178K KX康芯科技康芯科技3.2.1 3.2.1 电路符号表示电路符号表示 图图2-4 PLD的互补缓冲器的互补缓冲器 图图2-5 PLD的互补输入的互补输入 图图2-6 PLD中与阵列表示中与阵列表示 图图2-7 PLD中或阵列的表示中或阵列的表示 2-8 阵列线连接表示阵列线连接表示 2021/9/179K KX康芯科技康芯科技3.2 3.2 简单简单PLDPLD原理原理 3.2.2 PROM 图图3-9 PR

6、OM基本结构基本结构 2021/9/1710K KX康芯科技康芯科技3.2 3.2 简单简单PLDPLD原理原理 3.2.2 PROM PROM中的地址译码器是完成中的地址译码器是完成PROM存储阵列的存储阵列的行行的选择的选择，其逻辑函数是：，其逻辑函数是：可以把地址译码器看成一个与阵列可以把地址译码器看成一个与阵列 2021/9/1711K KX康芯科技康芯科技3.2 3.2 简单简单PLDPLD原理原理 3.2.2 PROM 存储单元阵列的输出，其逻辑函数是：存储单元阵列的输出，其逻辑函数是：可以认为是一个或阵列，可以认为是一个或阵列，可编程。可编程。2021/9/1712K KX康芯科

7、技康芯科技3.2 3.2 简单简单PLDPLD原理原理 3.2.2 PROM 图图2-10 PROM的逻辑阵列结构的逻辑阵列结构 2021/9/1713K KX康芯科技康芯科技3.2 3.2 简单简单PLDPLD原理原理 3.2.2 PROM 图图2-11 PROM表达的表达的PLD阵列图阵列图 以以42PROM为例为例PROM地址线地址线An-1A0是是与阵列的与阵列的n个输入变量，个输入变量，产生产生2n个最小项个最小项W2n-1 W0,再经可编程或阵列再经可编程或阵列产生产生m个输出函数个输出函数Fm-1 F0,m是是PROM的的输出数输出数据位宽。据位宽。2021/9/1714K KX

8、康芯科技康芯科技3.2 3.2 简单简单PLDPLD原理原理 3.2.2 PROM 图图2-12 用用PROM完成半加器逻辑阵列完成半加器逻辑阵列 半加器逻辑表达式半加器逻辑表达式只能用于组合电路，只能用于组合电路，多输入变量电路不适用多输入变量电路不适用 2021/9/1715K KX康芯科技康芯科技3.2 3.2 简单简单PLDPLD原理原理 3.2.3 PLA 图图2-13 PLA逻辑阵列示意图逻辑阵列示意图 与阵列和或阵列都可以编程与阵列和或阵列都可以编程 需化简为最简与或表达式需化简为最简与或表达式多个输出时尽量使用公共的多个输出时尽量使用公共的与项与项需要有逻辑函数的与需要有逻辑函

9、数的与-或或最简表达式最简表达式 由于，两个阵列均可编程，由于，两个阵列均可编程，器件运行速度下降器件运行速度下降2021/9/1716K KX康芯科技康芯科技3.2 3.2 简单简单PLDPLD原理原理 3.2.3 PLA 图图2-14 PLA与与 PROM的比较的比较 2021/9/1717K KX康芯科技康芯科技3.2 3.2 简单简单PLDPLD原理原理 3.2.4 PAL 图图2-15 PAL结构结构 图图2-16 PAL的常用表示的常用表示 与阵列可编程或阵与阵列可编程或阵列固定列固定 送到或门乘积项数送到或门乘积项数目固定，简化算法目固定，简化算法对多个乘积项，通对多个乘积项，通

10、过输出反馈和互连过输出反馈和互连方式解决方式解决 2021/9/1718K KX康芯科技康芯科技图图2-17 一种一种PAL16V8的部分结构图的部分结构图 2021/9/1719K KX康芯科技康芯科技3.2 3.2 简单简单PLDPLD原理原理 3.2.5 GAL(通用阵列逻辑器件）通用阵列逻辑器件）首次采用首次采用EEPROM工艺工艺沿用沿用PAL的阵列结构的阵列结构输出部分增加了输出逻辑宏单元输出部分增加了输出逻辑宏单元OLMC与多种与多种PAL器件保持了兼容性器件保持了兼容性l8个个OLMC在相应的控制字的作用下，具有不同的电路在相应的控制字的作用下，具有不同的电路结构结构,这带来了

11、这带来了GAL的灵活性和方便性。的灵活性和方便性。2021/9/1720K KX康芯科技康芯科技3.2.5 GAL 图图2-18 GAL16V8的的结构图结构图 2021/9/1721K KX康芯科技康芯科技图输出逻辑宏单元OLMC结构OLMC的组成如图所示，的组成如图所示，它包括一个或门、一个它包括一个或门、一个异或门、一个异或门、一个D触发器触发器和和4个数据选择器个数据选择器OLMC设有多种组态，设有多种组态，可配置成专用组合输出、可配置成专用组合输出、专用输入、组合输出双专用输入、组合输出双向口、寄存器输出、寄向口、寄存器输出、寄存器输出双向口等存器输出双向口等3.2 3.2 简单简单

12、PLDPLD原理原理 3.2.5 GAL 2021/9/1722K KX康芯科技康芯科技3.2 3.2 简单简单PLDPLD原理原理 3.2.5 GAL 图图2-19 寄存器输出结构寄存器输出结构 1寄存器模式寄存器模式 图图2-20 寄存器模式组合输出双向口结构寄存器模式组合输出双向口结构 CLK、OE为专用公共引脚为专用公共引脚2021/9/1723K KX康芯科技康芯科技3.2 3.2 简单简单PLDPLD原理原理 3.2.5 GAL 图图2-21 组合输出双向结构组合输出双向结构 2复合模式复合模式 图图2-22 复合型组合输出结构复合型组合输出结构 （无反馈）（无反馈）2021/9/

13、1724K KX康芯科技康芯科技3.2 3.2 简单简单PLDPLD原理原理 3.2.5 GAL 图图2-23 反馈输入结构反馈输入结构 3简单模式简单模式 图图2-24 输出反馈结构输出反馈结构 2021/9/1725K KX康芯科技康芯科技3.2 3.2 简单简单PLDPLD原理原理 3.2.5 GAL 图图2-25 简单模式输出结构简单模式输出结构 所有的输出结构和工作模式所有的输出结构和工作模式的选择和确定均由计算机根的选择和确定均由计算机根据逻辑设计文件自动形成控据逻辑设计文件自动形成控制文件。制文件。2021/9/1726K KX康芯科技康芯科技3.3 CPLD3.3 CPLD的结

14、构与工作原理的结构与工作原理 1.宏单元宏单元 MAX7000S系列器件包括系列器件包括32256个宏单元。个宏单元。逻辑阵列、乘积项选择矩阵、和可编程寄存器。逻辑阵列、乘积项选择矩阵、和可编程寄存器。Altera 的的MAX7000S的结构中，包括的结构中，包括5个主要部分：个主要部分：逻辑阵列块（逻辑阵列块（LAB)、宏单元、扩展乘积项（共享和并、宏单元、扩展乘积项（共享和并联）、可编程连线阵列（联）、可编程连线阵列（PIA)和和I/O控制块控制块。2021/9/1727K KX康芯科技康芯科技3.3 CPLD3.3 CPLD的结构与工作原理的结构与工作原理 图图2-26 MAX7000系

15、列的单个宏单元结构系列的单个宏单元结构 2021/9/1728K KX康芯科技康芯科技3.3 CPLD3.3 CPLD的结构与工作原理的结构与工作原理 每个寄存器可按每个寄存器可按3 3种时钟输入模式工作种时钟输入模式工作全局时钟信号。全局时钟信号。全局时钟信号由高电平有效的时钟信号使能。全局时钟信号由高电平有效的时钟信号使能。用乘积项实现一个阵列时钟。用乘积项实现一个阵列时钟。逻辑阵列逻辑阵列 实现组合逻辑，提供实现组合逻辑，提供5个乘积项。个乘积项。乘积项选择矩阵乘积项选择矩阵 分配乘积项，实现组合逻辑函数。分配乘积项，实现组合逻辑函数。或者把乘积项作为宏单元中寄存器的辅助输入。或者把乘积

16、项作为宏单元中寄存器的辅助输入。可编程寄存器可编程寄存器 可被单独设置成带可编程时钟控制可被单独设置成带可编程时钟控制的的D、T、RS、JK触发器工作方式。触发器工作方式。2021/9/1729K KX康芯科技康芯科技3.3 CPLD3.3 CPLD的结构与工作原理的结构与工作原理 图图2-27 MAX7128S的结构的结构 2逻辑阵列块逻辑阵列块(LAB)1个个LAB由由16个宏单元组成，个宏单元组成，多个多个 LAB通过通过可编程连线阵可编程连线阵列列和全局总线连接在一起。和全局总线连接在一起。每个每个LAB有下列输入信号：有下列输入信号：来自来自PIA的的36个信号个信号全局控制信号，用

17、于寄存器全局控制信号，用于寄存器辅助功能辅助功能从从I/O引脚到寄存器的输入引脚到寄存器的输入2021/9/1730K KX康芯科技康芯科技3.3 CPLD3.3 CPLD的结构与工作原理的结构与工作原理 3 3扩展乘积项扩展乘积项 图图2-28 共享扩展乘积项结构共享扩展乘积项结构 共享扩展项共享扩展项 每个每个LABLAB有有1616个个共享扩展项共享扩展项2021/9/1731K KX康芯科技康芯科技3 3扩展乘积项扩展乘积项 图图2-29 并联扩展项馈送方式并联扩展项馈送方式 并联扩展项并联扩展项宏单元中未被用到的宏单元中未被用到的乘积项，可分配到邻乘积项，可分配到邻近的宏单元中。近的

18、宏单元中。允许最多允许最多2020个乘积项。个乘积项。2021/9/1732K KX康芯科技康芯科技3.3 CPLD3.3 CPLD的结构与工作原理的结构与工作原理 4 4可编程连线阵列可编程连线阵列(PIA)(PIA)图图2-30 PIA信号布线到信号布线到LAB的方式的方式 2021/9/1733K KX康芯科技康芯科技5 5I/OI/O控制块控制块 图图2-31 EPM7128S器器件的件的I/O控制块控制块 I/OI/O控制块允许控制块允许每个每个I/O引脚单引脚单独被配置为独被配置为输入、输入、输出和双向工作输出和双向工作方式方式。2021/9/1734K KX康芯科技康芯科技3.4

19、 FPGA3.4 FPGA的结构与工作原理的结构与工作原理 3.4.1 3.4.1 查找表逻辑结构查找表逻辑结构 图图2-32 FPGA查找表单元查找表单元 大部分大部分FPGAFPGA采用基于采用基于SRAMSRAM的查找表结构的查找表结构（LUT)LUT)，即用，即用SRAMSRAM来构来构成逻辑函数发生器。成逻辑函数发生器。2021/9/1735K KX康芯科技康芯科技3.4.1 3.4.1 查找表逻辑结构查找表逻辑结构 图图2-33 FPGA查找表单元内部结构查找表单元内部结构 2021/9/1736K KX康芯科技康芯科技Cyclone系列器件由系列器件由逻辑阵列块（逻辑阵列块（LA

20、B）、嵌入式存储器嵌入式存储器块块、I/O单元单元和和锁相环（锁相环（PLL）等模块构成。各模块之等模块构成。各模块之间存在着丰富的互连线和时钟网络。间存在着丰富的互连线和时钟网络。3.4.2 Cyclone3.4.2 Cyclone系列器件的结构与原理系列器件的结构与原理 每个每个LAB都是由多个都是由多个LE构成。构成。LE由由一个一个4输入的查找表输入的查找表LUT、进位链逻辑进位链逻辑和和一个可编程一个可编程的寄存器的寄存器构成。构成。可编程的寄存器可配置成可编程的寄存器可配置成4种模式。种模式。LE有有3个驱动内部互连。个驱动内部互连。LUT和寄存器的输出可单独控制。和寄存器的输出可

21、单独控制。1.逻辑单元（逻辑单元（LE）2021/9/1737K KX康芯科技康芯科技3.4.2 Cyclone3.4.2 Cyclone系列器件的结构与原理系列器件的结构与原理 图图2-34 Cyclone LE结构图结构图 2021/9/1738K KX康芯科技康芯科技Cyclone的的LE可工作在下列两种操作模式：可工作在下列两种操作模式：n普通模式普通模式 LE适合组合逻辑的实现。适合组合逻辑的实现。n动态算术模式动态算术模式 实现加法器、计数器等功能。单个实现加法器、计数器等功能。单个LE内有内有4个个2输入输入的的LUT。3.4.2 Cyclone3.4.2 Cyclone系列器件

22、的结构与原理系列器件的结构与原理 2021/9/1739K KX康芯科技康芯科技3.4.2 Cyclone3.4.2 Cyclone系列器件的结构与原理系列器件的结构与原理 图图2-35 Cyclone LE普通模式普通模式 2021/9/1740K KX康芯科技康芯科技3.4.2 Cyclone3.4.2 Cyclone系列器件的结构与原理系列器件的结构与原理 图图2-36 Cyclone LE动态算术模式动态算术模式 2021/9/1741K KX康芯科技康芯科技3.4.2 Cyclone3.4.2 Cyclone系列器件的结构与原理系列器件的结构与原理 图图2-37 Cyclone LA

23、B结构结构 2.逻辑阵列块逻辑阵列块LAB2021/9/1742K KX康芯科技康芯科技3.4.2 Cyclone3.4.2 Cyclone系列器件的结构与原理系列器件的结构与原理 图图2-38 LAB阵列阵列 2021/9/1743K KX康芯科技康芯科技3.4.2 Cyclone3.4.2 Cyclone系列器件的结构与原理系列器件的结构与原理 图图2-39 LAB控制信号生成控制信号生成 2021/9/1744K KX康芯科技康芯科技3.4.2 Cyclone3.4.2 Cyclone系列器件的结构与原理系列器件的结构与原理 图图2-40 快速进位选择链快速进位选择链 2021/9/17

24、45K KX康芯科技康芯科技3.4 FPGA3.4 FPGA的结构与工作原理的结构与工作原理 图图2-41 LUT链和寄存器链的使用链和寄存器链的使用 3.4.2 Cyclone3.4.2 Cyclone系列器件的结构与原理系列器件的结构与原理 2021/9/1746K KX康芯科技康芯科技3.4 FPGA3.4 FPGA的结构与工作原理的结构与工作原理 图图2-42 LVDS（低压差分串行）（低压差分串行）连接连接 3.4.2 Cyclone3.4.2 Cyclone系列器件的结构与原理系列器件的结构与原理 2021/9/1747K KX康芯科技康芯科技3.5 3.5 硬件测试技术硬件测试技

25、术 图图2-43 边界扫描电路结构边界扫描电路结构 3.5.1 3.5.1 内部逻辑测试内部逻辑测试 3.5.2 JTAG3.5.2 JTAG边界扫描测试边界扫描测试 2021/9/1748K KX康芯科技康芯科技3.5.2 JTAG3.5.2 JTAG边界扫描测试边界扫描测试 引引 脚脚描描 述述功功 能能TDI测试数据输入测试数据输入(Test Data Input)测测试试指指令令和和编编程程数数据据的的串串行行输输入入引引脚脚。数数据据在在TCK的的上升沿移入。上升沿移入。TDO测试数据输出测试数据输出(Test Data Output)测测试试指指令令和和编编程程数数据据的的串串行行

26、输输出出引引脚脚，数数据据在在TCK的的下下降降沿沿移移出出。如如果果数数据据没没有有被被移移出出时时，该该引引脚脚处处于于高高阻态。阻态。TMS测试模式选择测试模式选择(Test Mode Select)控控制制信信号号输输入入引引脚脚，负负责责TAP控控制制器器的的转转换换。TMS必必须在须在TCK的上升沿到来之前稳定。的上升沿到来之前稳定。TCK测试时钟输入测试时钟输入(Test Clock Input)时时钟钟输输入入到到BST电电路路，一一些些操操作作发发生生在在上上升升沿沿，而而另另一些发生在下降沿。一些发生在下降沿。TRST测试复位输入测试复位输入(Test Reset Inpu

27、t)低低电电平平有有效效，异异步步复复位位边边界界扫扫描描电电路路(在在IEEE规规范范中中，该引脚可选该引脚可选)。表表2-1 边界扫描边界扫描IO引脚功能引脚功能 2021/9/1749K KX康芯科技康芯科技图图2-44 边界扫描数据移位方式边界扫描数据移位方式 3.5.2 JTAG3.5.2 JTAG边界扫描测试边界扫描测试 2021/9/1750K KX康芯科技康芯科技图图2-45 JTAG BST系系统内部结构统内部结构 3.5.2 JTAG3.5.2 JTAG边界扫描测试边界扫描测试 2021/9/1751K KX康芯科技康芯科技图图2-46 JTAG BST系统与与系统与与FL

28、EX器件关联结构图器件关联结构图 2021/9/1752K KX康芯科技康芯科技3.5 3.5 硬件测试技术硬件测试技术 图图2-47 JTAG BST选择命令模式时序选择命令模式时序 3.5.2 JTAG3.5.2 JTAG边界扫描测试边界扫描测试 2021/9/1753K KX康芯科技康芯科技3.5 3.5 硬件测试技术硬件测试技术 3.5.2 JTAG3.5.2 JTAG边界扫描测试边界扫描测试 TAP控制器的命令模式有：控制器的命令模式有：SAMPLEPRELOAD指令模式指令模式 EXTEST指令模式指令模式 BYPASS指令模式指令模式 IDCODE指令模式指令模式 USERCOD

29、E指令模式指令模式 2.5.3 2.5.3 嵌入式逻辑分析仪嵌入式逻辑分析仪 2021/9/1754K KX康芯科技康芯科技3.6 FPGA/CPLD3.6 FPGA/CPLD产品概述产品概述 3.6.1 Lattice3.6.1 Lattice公司公司CPLDCPLD器件系列器件系列 1.ispLSI器件系列器件系列（1）ispLSI1000E系列。系列。（2）ispLSI2000E/2000VL/200VE系列。系列。（3）ispLSI5000V系列。系列。（4）ispLSI 8000/8000V系列。系列。2021/9/1755K KX康芯科技康芯科技3.6 FPGA/CPLD3.6 F

30、PGA/CPLD产品概述产品概述 3.6.1 Lattice3.6.1 Lattice公司公司CPLDCPLD器件系列器件系列 2.ispLSI器件的结构与特点器件的结构与特点（1）采用）采用UltraMOS工艺。工艺。（2）系统可编程功能，所有的）系统可编程功能，所有的ispLSI器件均支持器件均支持 ISP功能。功能。（3）边界扫描测试功能。）边界扫描测试功能。（4）加密功能。）加密功能。（5）短路保护功能。）短路保护功能。2021/9/1756K KX康芯科技康芯科技3.6 FPGA/CPLD3.6 FPGA/CPLD产品概述产品概述 3.6.1 Lattice3.6.1 Lattice

31、公司公司CPLDCPLD器件系列器件系列 3.ispMACH4000系列系列 4.Lattice EC&ECP系列系列 ispMACH4000系列系列CPLD器件有器件有3.3V、2.5V 和和 1.8V 三种供电电压，分别属于三种供电电压，分别属于 ispMACH 4000V、ispMACH 4000B 和和 ispMACH 4000C 器件系列。器件系列。2021/9/1757K KX康芯科技康芯科技3.6 FPGA/CPLD3.6 FPGA/CPLD产品概述产品概述 3.6.2 Xilinx3.6.2 Xilinx公司的公司的FPGAFPGA和和CPLDCPLD器件系列器件系列 1.Vi

32、rtex-4系列系列FPGA 2.Spartan&Spartan-3&Spartan 3E器件系列器件系列 3.XC9500&XC9500XL系列系列CPLD 4.Xilinx FPGA配置器件配置器件SPROM 5.Xilinx的的IP核核 2021/9/1758K KX康芯科技康芯科技3.6 FPGA/CPLD3.6 FPGA/CPLD产品概述产品概述 3.6.3 Altera3.6.3 Altera公司公司FPGAFPGA和和CPLDCPLD器件系列器件系列 1.Stratix II 系列系列FPGA 2.Stratix系列系列FPGA 3.ACEX系列系列FPGA 4.FLEX系列系列

33、FPGA 5.MAX系列系列CPLD 6.Cyclone系列系列FPGA低成本低成本FPGA 7.Cyclone II系列系列FPGA 8.MAX II系列器件系列器件 9.Altera宏功能块及宏功能块及IP核核 2021/9/1759K KX康芯科技康芯科技3.6 FPGA/CPLD3.6 FPGA/CPLD产品概述产品概述 3.6.4 Actel3.6.4 Actel公司的公司的FPGAFPGA器件器件 3.6.5 Altera3.6.5 Altera公司的公司的FPGAFPGA配置方式与配置器件配置方式与配置器件 器器 件件功能描述功能描述封装形式封装形式EPC216956801位，位

34、，3.3/5V供电供电20脚脚PLCC、32 脚脚 TQFPEPC110464961位，位，3.3/5V供电供电8脚脚PDIP、20脚脚PLCCEPC1441440 8001位，位，3.3/5V供电供电8脚脚PDIP、20脚脚PLCC表表2-2 Altera FPGA常用配置器件常用配置器件 2021/9/1760K KX康芯科技康芯科技3.7 3.7 编程与配置编程与配置 表表2-3 图图2-48接口各引脚信号名称接口各引脚信号名称 基于电可擦除存储单元的基于电可擦除存储单元的EEPROM或或Flash技术。技术。基于基于SRAM查找表的编程单元。查找表的编程单元。基于反熔丝编程单元。基于反

35、熔丝编程单元。引脚引脚12345678910PS模式模式DCKGNDCONF_DONEVCCnCONFIG-nSTATUS-DATA0GNDJATG模式模式TCKGNDTDOVCCTMS-TDIGND2021/9/1761K KX康芯科技康芯科技3.7 3.7 编程与配置编程与配置 3.7.1 JTAG3.7.1 JTAG方式的在系统编程方式的在系统编程 图图2-48 CPLD编程下载连接图编程下载连接图 2021/9/1762K KX康芯科技康芯科技3.7 3.7 编程与配置编程与配置 3.7.1 JTAG3.7.1 JTAG方式的在系统编程方式的在系统编程 图图2-49 多多CPLD芯片芯

36、片ISP编程连接方式编程连接方式 2021/9/1763K KX康芯科技康芯科技3.7 3.7 编程与配置编程与配置 3.7.2 3.7.2 使用使用PCPC并行口配置并行口配置FPGAFPGA 图图2-50 PS模式，模式，FLEX10K配置时序配置时序 2021/9/1764K KX康芯科技康芯科技3.7.2 3.7.2 使用使用PCPC并行口配置并行口配置FPGAFPGA 图图2-51 多多FPGA芯片配置电路芯片配置电路 2021/9/1765K KX康芯科技康芯科技3.7 3.7 编程与配置编程与配置 3.7.3 FPGA3.7.3 FPGA专用配置器件专用配置器件 图图2-52 F

37、PGA使用使用EPC配置器件的配置时序配置器件的配置时序 2021/9/1766K KX康芯科技康芯科技3.7 3.7 编程与配置编程与配置 3.7.3 FPGA3.7.3 FPGA专用配置器件专用配置器件 图图2-53 FPGA的配置电路原理图的配置电路原理图（注，此图来自（注，此图来自Altera资料，中间一上拉线应串资料，中间一上拉线应串1K电阻）电阻）2021/9/1767K KX康芯科技康芯科技3.7 3.7 编程与配置编程与配置 3.7.3 FPGA3.7.3 FPGA专用配置器件专用配置器件 图图2-54 EPCS器件配置器件配置FPGA的电路原理图的电路原理图 2021/9/1

38、768K KX康芯科技康芯科技3.7 3.7 编程与配置编程与配置 3.7.4 3.7.4 使用单片机配置使用单片机配置FPGA FPGA 图图2-55 用用89C52进行配置进行配置 2021/9/1769K KX康芯科技康芯科技3.7 3.7 编程与配置编程与配置 3.7.5 3.7.5 使用使用CPLDCPLD配置配置FPGA FPGA 使用单片机配置的缺点：使用单片机配置的缺点：1、速度慢，不适用于大规模、速度慢，不适用于大规模FPGA和高可靠应用；和高可靠应用；2、容量小，单片机引脚少，不适合接大的、容量小，单片机引脚少，不适合接大的ROM以存以存 储较大的配置文件；储较大的配置文件

39、；3、体积大，成本和功耗都不利于相关的设计。、体积大，成本和功耗都不利于相关的设计。2021/9/1770K KX康芯科技康芯科技习习 题题 2-12-1 OLMC OLMC有何功能？有何功能？说说明明GALGAL是是怎怎样实现样实现可可编编程程组组合合电电路路与与时时序序电电 路的。路的。2-22-2 什什么么是基于乘是基于乘积项积项的可的可编编程程逻辑结逻辑结构构？2-32-3 什什么么是基于是基于查查找表的可找表的可编编程程逻辑结逻辑结构构？2-42-4 FLEX10K FLEX10K系列器件中的系列器件中的EABEAB有何作用？有何作用？2-52-5 与与传统传统的的测试测试技技术术相

40、比，相比，边边界界扫扫描技描技术术有何有何优优点？点？2-62-6 解解释编释编程程与与配置配置这这两个概两个概念。念。2-72-7 请请参参阅阅相相关关资资料，料，并并回答回答问题问题：如本章：如本章给给出的出的归类归类方式，方式，将将基于基于乘乘 积项积项的可的可编编程程逻辑结逻辑结构构的的PLDPLD器件器件归类为归类为CPLDCPLD；将将基于基于查查找表的找表的可可编编程程逻辑结逻辑结构构的的PLDPLD器件器件归类为归类为FPGAFPGA，那，那么么，APEXAPEX系列系列属属于什于什么么类类型型PLDPLD器件？器件？MAX IIMAX II系列又系列又属属于什于什么么类类型的

41、型的PLDPLD器件？器件？为为什什么么？2021/9/1771K KX康芯科技康芯科技实实 验验 与与 设设 计计 单片机或单片机或CPLD及及EPROM配置配置FPGA电路设计电路设计 根根据据图图2-50和和图图2-55设设计计一一个个可可对对EPF1K30配配置置的的电电路路，其其中中的的配配置置文文件件存存储储器器可可以以用用EPROM(如如27C040)担担任任，配配置置控控制制器器用用EPM7128S或或89C51来来担担任任，要要求求EPROM能能放放置置2个个配配置置文文件件，由由CPLD或或单单片片机机通通过过控控制制EPROM地地址址线线的的方方式式，根根据据接接受受命命令令的的方方式式对对FPGA配配置置不不同同的的配配置文件。置文件。2021/9/1772