计数器(11页).doc

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1、-计数器-第 11 页100进制计数器个位十位分开LIBRARY ieee;USE ieee.std_logic_1164.ALL;USE ieee.std_logic_unsigned.ALL;ENTITY count100 ISPORT( en,clk: IN STD_LOGIC; qa: out STD_LOGIC_VECTOR(3 DOWNTO 0); -个位数计数 qb: out STD_LOGIC_VECTOR(2 DOWNTO 0); -十 数计数 rco: OUT STD_LOGIC); -计数进位END count100; ARCHITECTURE a OF count60

2、ISBEGINprocess(clk)variable tma: STD_LOGIC_VECTOR(3 DOWNTO 0);variable tmb: STD_LOGIC_VECTOR(2 DOWNTO 0);beginif (clkevent and clk=1 )then if (en=1 )thenif (tma=1001 )then tma:=0000; if (tmb=“1001” )then tmb:=“0000”; rco=1; else tmb:=tmb+1; end if; else tma:=tma+1; rco=0; end if; end if; end if;qa=t

3、ma;qb=tmb; end process;END a;60进制不分十位个位library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity lsy is port(clk:in std_logic; cq:out std_logic_vector(7 downto 0); cout:out std_logic); end lsy; architecture zhang of lsy is begin process(clk) variable cqi:std_logic_vector(7 d

4、ownto 0); begin if clkevent and clk=1 then if cqi0); end if; end if; if cqi=59 then cout=1; else cout=0; end if; cq=cqi; end process; end zhang; 分频器 50 占空比1：1LIBRARY ieee;USE ieee.std_logic_1164.ALL;USE ieee.std_logic_unsigned.ALL;ENTITY count ISPORT( clk: in STD_LOGIC; clkout: buffer STD_LOGIC;END

5、count;ARCHITECTURE a OF count ISSignal count: STD_LOGIC_vector (21 downto 0);BEGINPROCESS (clk)BEGINIF (clk EVENT AND clk = 1 ) THEN IF (count = “11001) THEN count = “00000”； clkout =not clkout; ELSE count = count + 1 ； END IF； END IF；END PROCESS；END a; 使用vhdl语言设计程序，能够实现计算输入信号中1的个数。输入信号data为八位信号，输出y

6、为三位信号，要求该程序能够计算出八位信号的八位中有几位信号是1library ieee；use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity data isport(data:in std_logic_vector(7 downto 0);y:out std_logic_vector(2 downto 0);end data;architecture loop of data isbegin p1:process(data)variable tmp:std_logic_vector(2 downto 0);begi

7、ntmp:=000;for i in 0 to 7 loopif data(i)=1thentmp:=tmp+1;end if;end loop;y=tmp;end process p1;end loop;设计一个D触发器，输入信号为时钟clk，数据D3:0，复位端rst，输出为Q3:0,要求分别设计同步复位D触发器和异步复位D触发器library ieee;use ieee.std_logic_1164.all;entity dff isport(clk,d,clr:in std_logic; q:out std_logic);end dff;architecture dff2 of dff

8、 isbeginp1:process(clk,clr) beginif(clr =0)thenq=0;elsif(clk event and clk=1)thenq=d;end if;end process p1;end dff2;library ieee;use ieee.std_logic_1164.all;entity dff isport(clk,d,clr:in std_logic; q:out std_logic);end dff;architecture dff2 of dff isbeginp1:process(clk,clr) beginif(clk event and cl

9、k=1)thenif(clr =1)thenq=0;elseq=d;end if;end if;end process ;end dff2;下列程序是使用条件信号赋值语句设计的异或门，请使用if else语句改写该程序。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY xor_gate IS PORT(a,b: in std_logic; c: out std_logic); end xor_gate;ARCHITECTURE data_flow OF xor_gate ISBEGINC = 0WHEN a=0AND b=0ELSE 1WHEN a

10、=0AND b=1ELSE 1WHEN a=1AND b=0ELSE 0WHEN a=1AND b=1ELSE 0;END data_flow;改：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY xor_gate IS PORT(a,b: in std_logic; c: out std_logic); end xor_gate;ARCHITECTURE data_flow OF xor_gate ISBEGINif(a=0AND b=0)thenELSEc=0;if(a=0AND b=1)then ELSEc=1;if(a=1AND b=0)t

11、henELSEc=1;if(a=1AND b=1)thenELSEc=0;elsec=0;end if;end if;end if;end if;END data_flow;下列程序是使用case语句设计的数据选择器，请使用with select选择信号带入语句改写该程序。library ieee;use ieee.std_logic_1164.all;entity mux is port(d0,d1,d2,d3,a0,a1:in std_logic; y:out std_logic); end mux;architecture behav of mux issignal a:std_logi

12、c_vector(1 downto 0);begin process(a0,a1,d0,d1,d2,d3) begin ayyyyy=Z; end case;end process;end behav;改：library ieee;use ieee.std_logic_1164.all;entity mux is port(d0,d1,d2,d3,a0,a1:in std_logic; y:out std_logic); end mux; architecture behav of mux issignal a:std_logic_vector(1 downto 0);begin proces

13、s(a0,a1,d0,d1,d2,d3) begin a=a1&a0; with a select y=d0 when00, d1 when01, d2 when10, d3 when11, Z when others; end process;end behav;数据检测对串行数据进行检测，连续输入3个或者3个以上的1时输出为1，其他输入情况下输出为0）S0S1S2S31/11/10/01/00/00/00/01/0LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_

14、UNSIGNED.ALL;entity chuanxingjiance isport(clk,x: in std_logic; y: out std_logic);end chuanxingjiance;architecture one of chuanxingjiance istype state_type is(s0,s1,s2,s3);signal p,n: state_type;beginprocess(clk)begin if clkevent and clk=1 then p if x=1 then n= s1; else n= s0; end if;y if x=1 then n

15、= s2; else n= s0; end if;yif x=1 then n= s3; else n= s0; end if; y if x=1 then n= s3; else n= s0; end if; y null;end case;end process; end one;FLASH Memory存储的数据是非易失的（不容易丢失）。对熔丝型结构的PROM数据写好后，可以再次修改数据 错EEPROM是用紫外线照射进行数据擦除所选答案：错正确答案：错EEPROM需要用2025V的大电压进行数据写入所选答案：错正确答案：错EEPROM可以逐字擦除逐字写入数据。所选答案：对正确答案：对FL

16、ASH Memory可以逐字擦除逐字写入数据。所选答案：错正确答案：错下列哪个存储器的数据掉电后会丢失。所选答案： RAM正确答案： RAMFPGA中文含义是什么？所选答案： 现场可编程门阵列正确答案： 现场可编程门阵列生产第一块FPGA芯片的公司是下列哪家公司？所选答案： Xilinx正确答案： Xilinx以下哪个工具是Xilinx公司的可编程逻辑器件设计工具？所选答案： ISE正确答案： ISE下列哪个语言是IEEE标准的硬件描述语言所选答案： VHDL正确答案： VHDL一个VHDL语言可以含有多个实体所选答案：错正确答案：错buffer既能用于输出，也能用于反馈所选答案：对正确答案：

17、对out既能用于输出，也能用于反馈所选答案：错正确答案：错inout既能用于输出，也能用于反馈所选答案：对正确答案：对Bit数据类型含有几个值？所选答案： B. 2正确答案： B. 2字符不区分大小写所选答案：错以下哪种数据类型不是VHDL语言可以直接使用的数据类型所选答案： D. Std_logicStd_Logic数据类型含有几个值？所选答案： A. 9下列哪个数据对象不一定代表着实际的物理结构？所选答案： C. 变量给信号再次赋值使用:=所选答案：错给变量再次赋值使用：=所选答案：对给常量再次赋值使用=所选答案：错变量只能出现在进程和子程序中所选答案：对可以在结构体里面进行变量的定义所选

18、答案：错A := “10110001”;A SLL 2的值是多少？ 所选答案：11000100A := “10110001”;A SRL 2的值是多少？ 所选答案：00101100A := “10110001”;A ROL 2的值是多少？ 所选答案：11000110A := “10110001”; B := “01011101”;A AND B等于什么？所选答案：00010001A := “10110001”; B := “01011101”;A OR B等于什么？所选答案：11111101所选答案：11101100A := “10110001”; B := “01011101”; C:= “1110”;A &C2 &B0等于什么？所选答案：1011000111下列哪个是合法的标识符所选答案： C. addr_3VHDL程序包含哪五个部分所选答案：实体 结构体 配置 包集合 库