武汉理工大学fpga原理及应用实验报告书.docx

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1、序号（学号）：0121309340728忒揉理7人孚实验报告书实验类别FPGA原理及应用学院信息工程学院专业通信工程班级通信1303姓名处指导教师张家亮实验课程名称：FPGA原理及应用实验项目名称ISE应用基础实验实验成绩梁飞专业班级通信1303组 别实验日期实验者同组者18ISE应用基础实验1.1实验目的(1)熟悉ISE9.1开发环境，掌握工程的生成方法；(2)熟悉SEED-XDTK XUPV2Pro实验与仿真设计的环境；(3)了解PicoBlaze 8-bit嵌入式微控制器特点。1.2实验内容(1)创建工程：(2)添加HDL资源文件；(3)配置一个应用程序完成设计；(4)设计的仿真及实现。

2、1.3实验准备(1)将光盘下03. Examples of Program实验程序目录下的01. ISE9.1文件夹拷贝到E：盘根目录下；(2)将USB下载电缆与计算机及XUPV2Pro板的J8连接好：(3)将RS232串口线一端与计算机连接好，另一端与板卡的J11相连接；(4)启动计算机后，将XUPV2Pro板的电源开关SW11打开到0N上。观察XUPV2Pro板h 的+2.5V,+3.3V,+1.5V的电源指示灯是否均亮，若有不亮的，请断开电源，检查电源。1.4实验步骤(1)创建工程1)双击桌面Xilinx ISE9.1快捷方式打开ISE工程管理器(Project Navi gator)2

3、)打开Project Navigator后，选择File f New Project ，弹出新建工程对话框;uiiSgIiiM - ISI - B:OI. LSK9. lxa*v?9ralBba*arlo(lBl4ynth_lal. iaa - Lkcp3. vj,1,1 4 U 七 Xriecle 1 ps / lpIIIIIIIIIIIIIIIIHlIllt/Fr*ei*i for lpbckA44 Iantic Swc Crt Vm Svc Tiw *”g SvwaryVtrSptlw*i t - XST *1UpdaviX FraModule kcpsnd( ddrcss, inatr

4、uctioBf ，_& 画 rt_tK ( * Qri _l*bn Qc2vp-?f09B-d0ck )vjy_ky回因Enable Enhanced Design SumnaryDisplay Incremental Hessazes回口口FwilyVirtexZPDvi cXC2VP30V-P*ckstin Source Crt Nw Sourct View Design Sunmary Design Utilities User Constraintsi Dtaild Reports口Synthesis ReportSynthesis ReportStatasGeneraSynthasi

5、 c - XST Iaplnnt Dbly ）铸到文件和文件天任务J管健一个新文件夹J啮这个文件夹发布到Yeb口共享缸文件夹*1 gjiirTEsr coz IIIT.TIST DEC IIIT.nST FWI I IIT.TEST KEI IIT_nST LOG IglJT.TZST M其它位置ftir_nsr VBjlMT.TEST VKDtTOC” VW图1-9程序内存的VHDL/Verilog文件所在目录2）用文件编辑器打开int_test.psm文件，浏览一下代码，此档就是设计者编写和输入的源文件；3）在开始菜单中的所有程序的附件，点击命令提示符，使用cd命令指向汇编编译器的目录下，

6、输入kcpsm3 int test, psm命令；t命令提示符Microsoft Windows XP 1版本5.1.2600J版权所有1985-2001 Microsoft Corp.p:Document* and Sett IngsAdmin istFatore：cd E:01. ISE9.1KCPSH3Assenbler:. ISE9.lKCPSM3M)ssenblercpsm3 int_test .psn图1-10操作DOS命令示意4 ）执行完命令后，会看到在Assembler 下生成了一些文件，其中包括VHDL （int_test. vhd）和 Verilog （int_test.

7、v）,这就是汇编编译系统把编写的汇编源文件int_test. psm自动生成用于程序内存的VHDL/Verilog格式文件，以用于综合和仿真。5 ）在 ISE Project Navigator,点击 ProjectAdd Copy of Source,指向 E:01. ISE9. lKCPSM3Assembler 目录下的 int test. vhd 或者 int_test. v 文件；Add Copies of Existing Sources图1-11操作示意单击打开后如图;图1-12操作示意点击0K后，则将int_test. vhd或者int_test. v文件添加到工程里，解决了出现

8、红色问号的问题；Xilinx - ISE - E:01. ISE9.lxupv2prolabsverilogFlow_labEdit View Project Source process Jindo Help口同目以 X A/团因电臼m Q 0yjproctsior - kcpxm3 Qccpsa3. v) vprogram - int_test dMT_TEST V)毛 SourcesSnapshots 的 Librari”E ”GA Design Summary 日 Dsign Overview pjSumnxry QlOB Properties Qliminj Constraints

9、|jPinout Report QClock Report 日 Errors tnd ftrrungsQSynthesis Messages 门Translation Messages Q ffltp MessagesQPlace and Route Messages 口Timing Msserty Baa*Use Custom Siaulti on Conoiand Pile Custom Sii*ultion Conan*ad Fil* Increment*! Compilation Cowpila for KDL Debugs1&C Use Custom Coapil* Fil* Lis

10、t Custom Conpile Fil* Li st Run for Spcifid Tint* Siaulation Rua Tia(Store All Si0*l Transitions Duria( Siaulktion 1VHDL Proptrtitsproperty disply: Advancd vVlu Rane* Check图1-16操作示意4）双击Processes窗口中的Simulate Behavioral Model对设计进行仿真，在右方窗口弹出仿真结果的波形;IThis 18 Full version of ISE Slnulator. SiMilacor is d

11、oing ciccuie Initialization process. TiDlsbed ciccuit iaitializatlOD pcocess.*图1-17仿真及结果示意（5）设计的实现1）在工程的Sources窗口，Sources for 选择 Synthesis/Implementation,并单击工程的顶层文件 kcpsm3_int_test. vhd/v；E Xilinx - ISE - E:01. ISES.1xupv2prolabsverilogMEditVi tw Project Source Process Window Help FPGA Dsign Swnmq i

12、-i DesiOverview7) SummaryO工OB Propert 7) Timing Cons Q Pinout Repc 7|Clock Repot i-i Errors and WarninQSynthesis V U Tr ansl&ti oi 目 Map Message Q Plact and F y| Timing Msi Bitgen Mess图1-18操作示意改I dit Yiroctss Window Help2)在工程的资源操作窗(Processes),双击Implement Design；口今冒印 J3PXX J00：% B m 0： o，ourc”Sources

13、 for: Synthesis/lBple*ent*tionVFlow_lbS axc2vp30-7ff896H vCjQkcpsB3_int_tst QccpsB3_int_test. v) 0Processor - kcps3 Qccpsm3. v) 回procrMi -QMT_TBST V)Processesi Generat. ProgrMMinon Mts4s- QMap MessagesnPlace and Route Messages口Tiein,QBi tgen Messagesp) All Current lessees国 Dtild Report*QSynthesis Re

14、portv*rojct Properties叼 Entbl* Enhutctd D.ncn Sqm try Enable Message Filtering Display Incremental Hesssaes!nh*ncd D”i(n SiMMary Contnts Show Partition Data Show ErrorsLJ Show Warninfs Show Failing Constraints Show Clock ReportProject File：lodule laae ：Tart Devi ce:Product Versi on：No partition iiRe

15、port laaeSynthaii s ReportTranslation ReportMap ReportPlace and Routt ReportStatic Tinting ReportRi tvan图1-19操作示意3)当实现设计(Implement Design)运行的过程中，展开实现(Implement Design)的步骤，会看到实现过程中，首先是进行综合(Synthesis),然后才依次完成实现的步骤。当完成相关操作后，在每个操作步骤前会显示一个小图标，表示该步骤的完成情况。对于本设计，在一些操作步骤前显示的是叹号，这些警告是可以忽略的。上图的示意如下:令对号表示该操作步骤成

16、功完成：。叹号表示该操作步骤虽完成但有警告信息；。叉号表示该操作步骤因错误而未完成。4）当完成这些操作步骤后，生成相应的操作报告供查看。实现操作完成后，再看designutilization 的 Design Summary 窗口;LolabsverilogFlo_labFloT_lab. ise -Design SuBaaryEEv HelpQIE FPGA Design Sum aryAFLOV_ULBPreject StatvsAfa DyjTiminc ConstraintsPinout Report QClock Rport rors and Yarmndte4：星期四十一月6210

17、1:412008团Map MessagesQPlace and Bout*FLOI-LMParti ti n Sum ary(yJTimin Messages jBitgea lessu-y实验课程名称：FPGA原理及应用实验项目名称Architecture Wizard 与 PACE 实验实验成绩实验者梁飞专业班级通信1303组别18同组者实验日期Architecture Wizard 与 PACE 实验L1实验目的(1)熟悉并使用 Architecture Wizard；(2)掌握如何例化DCM模块单元；(3)熟悉并使用PACEo1.2实验内容(1)使用 Architecture Wiza

18、rd 生成 DCM 模块单元；(2)将例化DCM模块单元添加到工程；(3)使用PACE进行引脚位置锁定。1.3实验准备(1)将光盘下03. Examples of Program实验程序目录下的01. ISE9.1文件夹拷贝到E：盘根目录下；(2)将USB下载电缆与计算机及XUPV2Pro板的J8连接好；(3)将RS232串口线一端与计算机连接好，另一端与板卡的J11相连接；(4)启动计算机后，将XUPV2Pro板的电源开关SW11打开到0N上。观察XUPV2Pro板上的+2.5V,+3.3V,+1.5V的电源指示灯是否均亮，若有不亮的，请断开电源，检查电源；1.4实验步骤包括DCM模块生成、

19、DCM组件例化、管脚分配、超级终端的使用、UART实时时钟操作等(1)使用Architecture Wizard生成DCM模块单元1)选择 Start f Programs f Xilinx ISE 9. li Project Navigator,进入 ISE 的 Project Navigator 环境；2)选择File Open Project,并指向如下目录，选择arwz_pace. ise打开工程； Verilog 使用者：E:01. ISE9. Ixupv2pro labs veriloglab 2arwz_paceVHDL 使用者：E:01. ISE9. Ixupv2pro lab

20、s vhdllab 2arwz_pace3)双击Processes 窗口中的Creat New Source,弹出新资源向导窗口，选择IP (CoreGen & Architecture Wizard),输入 my_dcm；图2-1操作示意4)单击 Next 按钮，弹出 Select IP 窗口，展开 FPGA Features and Design 和 Clocking 目录，选择 Single DCM；图2-2操作示意5）单击Next按钮，显示新建资源信息，单击Finish按钮则弹出Xilinx Clocking Wizard-General Setup 窗口，选中 CLKO、CLKFX

21、和 LOCKED,不选中 RST,输入时钟频率为100MHz* Xilinx Clocking Vizard - Genetal Setup oc口口-0口 口-0dock .quncyCLKIN Source IxtcmalO Ateraal Sin（l*O Di ft Tye*. NOH V13: iFdbkck Sowc* O Sincle DifferentialFeedback Valu* u &也Ino | dv*acd图2-3操作示意6）单击 Next 按钮，弹出 Xilinx Clocking Wizard - Clock Buffers 窗口，保持默 认选项； j j Can

22、cel图2-4操作示意7）单击 Next 按钮，弹出 Xilinx Clocking Wizard - Clocking Frequency Synthesizer 窗口，输入50MHz输出频率；a Xilinx Clockinc Vizard - Clock Frequency SynthesizerValid R*ng for Sp4 Gr4a -7Ifs Bad*Via (BMz)rt (BMi)Lm1.000-240.00024.000-240000Mich50000-320000210000-320000Inputs far Jitter C*leulattMi* lapvt Clo

23、ck Frquacy 100 MHr (*)( output frincy.|时 O a*。U| Rui11ply (JI) and Divida G) valuas H二 ID 口:CaleltGnrl4 Ovtpvt且0二“1晨；,1图2-5操作示意8)单击Next按钮，显示新建资源信息。单击Finish按钮则在工程的Sources窗口看到my dem. xaw作为资源添加到工程中，但没有作为一个模块加入顶层设计文件中，则需要下一步的例化过程；E Xilim ISE - E;OI. tEX Kn9Vc|tDlab3*ctileclbcacvz_pa.xacSuaauyJtll lit ir

24、：ess l.Klrf Bd11 kl Cf .； X 9 a，MX，W 入 d n F o /、？他一 NOT，8汽丸Xt OOr wh Xi 6 j v , Src Cr Sv.“r，lnl，tx”is vFn，j”-2r 4ca teat dcfc 0 、,0 (.* ) LdA-*i(w.i.k v yfrgnM ；)1丫*”9/9 34 4CL0CK f) 0 *rl_Uclt 回&，) Q.，(StWCCSSm9*KoI 、6 gr m.( tosaan73“ taMUQm 卜 “，.QTib.m C*ityUt* Q?4(u 1(* Clztk ,，&m_rr Pr*rt 1r*

25、 C Sb* artL；目( OVrrt !tanuko Td 9wll 4 n J图2-6操作示意(2) DCM组件的例化1) 选中my_dcm. xaw文件，则在工程的Processes窗口双击View HDL Source,在 HDL编辑器中可以看到由Architecture Wizard生成的DCM的VHDL源代码。此代码中包含了一个IBUFG、一个DCM 和两个BUFG 例化的组件。输入时钟CLKINN驱动IBUFG,输出的时钟与DCM相接，CLKFX_BUF和CLKO_BUF输出时钟驱动BUFG组件，所有的DCM属性使用VHDL generic语句传递；2)在工程的Sources窗

26、口，双击uart_clock. vhd在HDL编辑器中打开源代码；3)在工程的 Sources 窗口，选择 my_dcm. xaw,在 Processes 窗口双击 View IIDL Instantiation Template在HDL编辑器中打开例化组件的模板。在HDL例化范本my_dcm. vhi 中，拷贝组件声明(从 COMPONENT my_dcm 到 END COMPONENT)并粘贴到 uart clock. vhd 代码中的一Insert DCM component declaration here 注释的下方；4) 在 uart_clock. vhd 代码中的“一Insert

27、 DCM component instantiation here”注释下方，添加如下对端口的名称映像完成对组件的例化：Inst my dem: my dem PORT MAP(CLKINJN二elk,CLKFX_OUT=clk50MHz,CLKINBUFG_OUT= open,CLKO_OUT=open,LOCKED_OUT = lockX .)，5)在“-Signals forDCM,as follows: M注释的下方添加DCM的50MHz的信号声明：signal clk50MHz : stdlogic;6)在实体说明里添加lock输出管脚如下:entity uartclock isPo

28、rt (tx : out std_logic;rx : in std_logic;alarm : out stdlogic;elk : in std_logic;lock : out stdlogic );end uart_clock;7)保存后，my_dcm. xaw作为一个模块加入顶层设计文件中;图2-7操作示意(3)使用PACE进行管脚分配1)在工程的Sources窗口,选择顶层设计文件uart clock. vhd/.v,则在Processes 窗口，扩展User Constraints并双击Assign Package Pins打开PACE,在此过程中弹出询问是否添加UCF文件到工程

29、中对话框，单击“yes”按钮。用VHDL做实验时，如果PACE 没有自动跳出，可把lab2拷到根目录下再打开工程；注意：在PACE能启动之前必须先进行综合。2）在PACE中浏览Design Object List-I/O Pins窗口，可看到所列的信号名称和信号方向是Output还是Input.在Loc栏里每个信号对应于FPGA的管脚，FPGA的管脚分配需查看光盘数据./O2.Schmatic目录下的原理图，信号连接如下：Clk:连接管脚 BANK4, system_clock , Loc 栏中填入 AJ15；Lock:连接管脚BANK3, led_0, Loc栏中填入AC4；Alarm:连接

30、 BANK3, led_l , Loc 栏中填入 AC3；Rx:：连接MAX3232的接收串行数据管脚BANK4, RS232_RX_ DATA, Loc栏中填入AJ8； Tx：连接MAX3232的发送串行数据管脚BANK4, RS232_TX_DATA, Loc栏中填入AE7。图2-8操作示意3）保存后出现Bus Delimiter对话框，选择XST Default,单击0K按钮。在Device Architecture窗口放大直到可以看清每个管脚：图2-9操作示意Alarm:连接 BANK3, led_l :Rx:连接MAX3232的接收串行数据管脚BANK4, RS232 RX DATA；Tx：连接MAX3232的发送串行数据管脚BANK4, RS232_TX_DATA。注意：图中粉红色彩条说明管脚在同一个bank中。单击每个蓝色I/O管脚，则对应着 Design Object List-I/O Pins 窗口相应的管脚。4)保存后出现Bu