西华大学FPGA实验指导书.docx

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1、数字电子技术基础与FPGA实验指导书FPGA是英文Field Programmable Gate Array的缩写，即现场对编程门阵列.它是在PAL、GAL、EPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。FPGA采用了逻辑单元阵列LCA (Logic Cell Array)这样-个新概念，内部包括可配置逻辑模块CLB (Configurable Logic Block)、输出输入模块IOB (Input Output Block)和内部连线(Interconnect)

2、三个部分。FPGA的基本特点主要看：1)采用FPGA设计ASIC电路，用户不需要投片生产，就能得到合用的芯片。2) FPGA可做其它全定制或半定制ASIC电路的中试样片。3) FPGA内部有丰富的触发器和I /0引脚。4) FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之O5) FPGA采用高速CHMOS工艺，功耗低，可以与CMOS、TTL电平兼容。可以说，FPGA芯片是小批量系统提高系统集成度、可靠性的最佳选择之二目前FPGA的品种很多，有XILINX的XC系到J、TI公司的TPC系歹WALTER A 公司的FIEX系列等，本实验平台选用了 ALTERA公司Cyclone

3、 II系列芯片FPGA是由存放在片内RAM中的程序来设置其工作状态的，因此，工作时需要对片内的RAM进行编程。用户可以根据不同的配置模式，采用不同的编程方式。加电时，FPGA芯片将EPROM中数据读入片内编程RAM中，配置完成后， FPGA进入工作状态。掉电后，FPGA恢复成白片，内部逻辑关系消失，因此， FPGA能够反复使用。FPGA的编程无须专用的FPGA编程器，只须用通用的 EPROM、PROM编程器即可。当需要修改FPGA功能时，只需换一片EPROM 即可。这样，同一片FPGA,不同的编程数据，可以产生不同的电路功能。因此, FPGA的使用非常灵活。VHDL语言是一种用于电路设计的高级

4、语言。它在80年代的后期出现。最初是由美国国防部开发出来供美军用来提高设计的可靠性和缩减开发周期的一种使用范围较小的设计语言。但是，由于它在一定程度上满足了当时的设计需求，于是他在1987年成为A I/IEEE的标准(IEEE STD 1076-1987)。1993年更进一步修订，变得更加完备，成为AI/IEEE的AI/IEEESTD 1076-1993标准。目前，大多数的CAD厂商出品的EDA软件都兼容了这种标准。VHDL的英文全写是：VHSICC Very High eed Integrated Circuit)Hardware Descriptiong Language.翻译成中文就是超

5、高速集成电路硬件描述语言。因此它的应用主要是应用在数字电路的设计中。目前，它在中国的应用多数是用在FPGA/CPLD/EPLD的设计中。本实验平台可做FPGA的学习实验箱，主芯片采用了 ALTERA公司的Cyclonell 系列EP2c5T144c8N,学习VHDL语言，为数字电路系统设计打下坚实的基础，学习ALTERA公司的开发平台Quartus II 9.0，掌握FPGA系统的开发设计流程。第一章FPGA系统1.1 系统简介本FPGA系统教学开发平台采用国际著名可编程逻辑器件公司Altera的 Cyclone”系列芯片为核心，整个平台采用模块化设计，各种模块可以自由组合,同时提供丰富的扩展

6、接口，非常适合于FPGA学习。开发工程师可利用VHDL语言、Verilog语言、原理图或方程式，结合Altera 集成开发环境QuartusIL进行编辑、综合、仿真和布局布线，通过加载配置并进行设计验证。它可以满足绝大多数组合逻辑电路、时序逻辑电路设计需求；可以进行初级的SOPC设计，简单的NIOS初级核设计，此书安排的实验由简单到难，一步一步引导你入FPGA的世界。1.2 系统功能特点板上1.2V,5V,3.3V完整电源管理50M有源晶振，及一个扩展晶振接口支持JTAG调试仿真模式和AS下载配置模式双复位系统，重新配置与软件复位主芯片采用Cyclone II系列EP2c5T 144c8N芯片

7、，资源丰富8个七段数码管PS2键盘标准接口标准RS232串口蜂鸣器VGA标准接口IIC 芯片，AT24C02SPI 芯片，AT93C46RTC芯片，DS1302,及备用电池温度传感器，DS18B208位AD, TLC549,及电位器10位 DA, TLC5615LCD 1602液晶8位拨码开关4X4标准矩阵键盘大容量ALTERA配置芯片EPCS412个RGY三色LED模拟十字路口交通灯1M 容量高速 SRAM, IS63LV102416个I/O引出，其中包括2个ALTERA专用PLL输出1.3 开发平台标准配置FPGA教学实验平台9V-2A电源适配器JTAG下载电缆（支持Altera全系列CP

8、LD和FPGA仿真与下载）1.4 部分功能模块介绍1.4.1 电源FPGA教学实验开发平台采用多电源模式，输入电源为宽电源模式，支持9V 到24V电源输入，FPGA芯片采用3.3V的I/O电压和1.2V的内核电压，保证了芯片的稳定工作。除AD和DA采用5V电源外，其他芯片均采用3.3V电源，保证和FPGA的I/O电压的匹配。具体请参见原理图的电源部分。1.4.2 时钟本FPGA教学实验平台采用50M有晶振，以及ALTERA FPGA专用时钟输入引脚，使片内时钟分布均匀，芯片内部各个模块间的时钟同步性达到最佳状态。另外，预留一专用时钟输入引脚，方便需要时扩展。具体请参见原理图的时钟部分。1.4.

9、3 LED 灯由于本实验平台外部硬件资源丰富，所以12个LED灯中有8个通过一片74LV245芯片与SRAM的8位数据总线复用，通过74LV245的片选信号来选择控制SRAM的数据总线还是控制LED灯。其余的4个LED灯通过电阻与FPGA 直接相连。具体请参见原理图的LED部分1.4.4 数码管显示本FPGA教学实验平台采用2个4位七段共阳极数码管。数码管的位选信号采用PNP型三极管来驱动。段选信号采用一片74LV245芯片与SRAM的部分地址总线复用。各个引脚的连接请参见原理图1.4.5 RS232串口为保证与FPGA I/O电压标准匹配，本FPGA教学实验平台用MAX3232低压芯片来转换

10、RS232电平与FPGA接口之间的电平，实现本平台与PC机之间的通信。1.4.6 LCD1602液晶LCD 1602液晶显示的数据总线采用两片74LV245与8位拨码开关复用，注意，此处使用了两片74LV245,当使用LCD1602时，与拨码开关相连的74LV245（图上标号为U7）的片选控制线必须被禁止。1.4.7 其他模块其他模块请参见原理图，相关内容将在后续章节详解。1.5 引脚及信号映射表本FPGA教学实验平台的引脚连接与信号映射如下表:编号信号名称定义编号信号名称定义CFG_ASD2CFG_NCSPS2_DATA4PS2_CLKVCC_3V36GNDBELL_CTL蜂鸣器8UART_

11、TX串口发UART_RX串口收10JTAG_TDO1JTAG_TMS12JTAG_TCK3JTAG_TDI14CFG_DATA 05CFG.DCLK16CFG_nCE7CLK_OOO时钟输入18CLK_001时钟9GND20CFG_nCONFIG1CLK_002软件复位22NULL未连接3VCC_3V324VGA_VS5VGA_HS26VGA_R7VGA_G28VGA_B9VCC_3V330DS18B20温度I24C02_SCLIIC3224C02_SDAIIC3GND34GND5VCC_1V236GND7VCC_1V238GND9GND4093LC46_DOSPI193LC46_DISPI4

12、293LC46_CL KSPI393LC46_CSSPI44LCD_RS液晶5LCD_RW液晶46VCC_3V37LCD_E液晶48LCD_DB09GND50VCC_1V2ILCD_DB1注：液晶数据总线与拨码开关输入线通过两片74LV245复用52LCD_DB23LCD_DB354VCC_3V35LCD_DB456GND7LCD_DB558LCD_DB69LCD_DB760LCD_OE245控制线1GND62VCC_1V23KEY_OE245控制线64BUTTONO矩阵键盘5BUTTON 1矩阵键盘66VCC_3V37BUTTON2矩阵键盘68GND9BUTTON3矩阵键盘70BUTTON4

13、阵矩盘,一二 tt1BUTTON5矩阵键盘72BUTTON6矩阵键盘3BUTTON7矩阵键盘74DS1302_CL KRTC5DS1302_DATARTC76DS1302_CSRTC7VCC_3V378GND9TLC5615_CSD/A80TLC5615_C LKD/A1TLC5615_DAT AD/A82CFG_nSTAT US3CFG_CONF_D ONE84GND5GND86TLC549_CL KA/D7TLC549_DATAA/D88NULL未连接9NULL未连接90NULL未连接NULL未连接9TLC549_CSA/D123LEDOLED94LED1LED5VCC_3V396LED2

14、LED7LED398GND9DATAO注： SRAM数据总线与8个 LED通过一片74LV245复用100DATA101DATA2I 02VCC_3V303DATA3104DATA405GND106GND07VCC_1V2108GND09VCC_1V2110GND11GND112DATA513DATA6114DATA715SRAM_CS注： RAM片选同时控制245116VCC_3V317GND118SRAM_OE19SRAM_WE120ADDRO21ADDRI注： SRAM的地址总线通过2片74LV245与数码管的位选和段选控制信号复用122ADDR223GND124VCC_1V225ADD

15、R3126ADDR427VCC_3V3128GND29ADDR5130GND31VCC_1V2132ADDR633ADDR7134ADDR835ADDR9I 36ADDR1037ADDRU138VCC_3V339ADDRI 2I 40GND41ADDRI 3I 42ADDR1443ADDRI 5144ADDRI 61.6 Quartus II软件的安装与使用1.6.1 Quartus II 9.0的安装与破解A:安装Quartus II软件安装Quartus II软件的方法比较简单，直接双击安装文件，点击下一步并选择路径进行安装即可，注意安装目录路径最好不要有中文和空格符号。B:破解Quart

16、us II软件安装完成后，需要对软件进行破解，步骤如下：1 ：将破解文件中的 sys_cpt.dll ,拷贝到安装目录下，默认安装目录是在C:altera90sp2quartusbin ,将破解文件sys_cpt.dll 拷贝到该目录下覆盖原文件即可。2:把license.dat里的XXXXXXXXXXXX 用您的网卡号替换。您计算机网卡号可以通过下面方式得到：打开您计算机的开始一运行一输入CMD回车打开命令行窗口如下：c： C:f Iin)OSsyst eB32cd. exeMicrosoft Windows XP 版本5.1.2600版权所有1985-2001 Microsoft Corp

17、.p:Documents and Settings5dmiig /all卡号在命令行窗口写入IPCONFIG/ALL回车，如下图描述即是你计算机的网把license.dat里HOSTID=后面的XXXXXXXXXXXX用您的网卡号替换，例如把 license.dat 里的 HOSTID=XXXXXXXXXXXX 改成 HOSTID=002564618AB5,不要写成 00-25-64-61-8A-B5,保存，把 license.dat复制到quartus软件安装目录下。注意license.dat中有两处需要修改。3:打开quartus软件，选择Tools License Setup进入Lice

18、nse设置界面指定你的License File(license.dat)位置，必须出现上方红色圆圈的内容才表示 设定成功。点击确认，完成破解。1.6.2 USB Blaster下载电缆驱动安装插上USB Blaster , Windows会自动弹出如下对话框，选择否，并下一步:如下图，选择从列表指定安装，并下一步:如下图，浏览到USB Blaster驱动程序位置并进行安装即可。USB Blaster的驱动程序位置在Quartus II软件安装目录下的：xxx quartusdriversusb-blaster下，选择相应的32位机或64位机进行安装即可。其中，xxx表示Quartus II软件

19、的安装路径。安装成功后，在设备管理中可查看到USB Blaster ,如下图:国计算机管理目回冈s 文件）操作Q）查看9 窗口篁）帮助QD-is |旦计篁机管理住地）E-符5系统工具+同事件查看器土 kJ共享文件夹土 本地用户和组+胡性能日志和警报 察设备管理器-国存储畔盘碎片整理程序 意）踮盘管理+电服务和应用程序+由人体学输入设备+ 声音、视频和游戏控制器+ ）鼠标和其它指针设备Altera-ySB-Blasl装成功标志Feitian K0CKEY4Intel OR)ICH9FamilyUSB UniversalHostController-2Intel 6)ICH9FamilyUSB U

20、niversalHostController-茨IntelICH9FamilyUSB UniversalHostController-2Intel(K)ICH9FamilyUSB UniversalHostController-2SIntel(K)ICK9FamilyUSB UniversalHostController-2?Intel OR)ICH9FamilyUSB UniversalHostController-2?Intel OR)ICH9FamilyUSB2 EnhancedHostController-2?Intel QI)ICM9FamilyUSB2 EnhancedHostCo

21、ntroller-2?USB Composite DeviceUSB Root HubUSB Root HubUSB Root HubUSB Root HubUSB Root Hub1.6.3 Quartus II的使用与工程的建立本小节将讲解如何使用Quartus II建立一个工程，首先打开Quartus II软件，选择FilefNew Porject Wizard进入新建工程页面。注意：工程存放的路径和工程名最好不要包含中文名称和空格符号。点击Next进入如下界面：直接点击Next跳过上页，进入如下界面:Nev Project: Vizard: F aslly 4 Device Sett

22、ings page 3 of 5Select the family and device you want to target for compilation.Available devices:NameEP2C5T144C8 EP2C5T14418 EP2C8T144C8 EP2C8T144181.2V1.2V1.2V1.2V4608460882568256| User. | Memor. | Embed | PLL8989H585119808261198082616588836165888362222-Companion deviceHardCopy:2 Limit DSP & RAM t

23、o HardCopy device resources.Finish取消选择了芯片型号后点击Next进入如下界面：直接点击Next,直到结束，致此，一个工程已经被建立。0|,9313 II r；/rr*AZrrojecrt/In3tt7tt7ct/*loeKy 5fi: jCwcr Jri*;酬、/,4nr.erj 卜! er ,1,r ；13fp % I；-on !、cw 1“p /,1，“汹.lm，l| k*11:可以看到，Quartus II主界面由：工程导向窗口，状态窗口，用户区，信息窗口，四个部分组成。1.6.4 文件的建立与编译，综合，布局布线。1.工程建好后，点击FileNew,

24、打开如下图所示对话框所示：选中，VHDL File,点击OK,从而建立VHDL文件。2.在建立的VHDLFile中编写代码。3.编写完成代码后，对FPGA进行一些基本设置。点击Assignments fDevices打开如下图对话框。选中Device选项，并点击Device and Pin .进入，并点击Configuration选择配置芯片EPCS4,点击Unnused Pins,将未使用的引脚设置成输入三态。如下图两图所不：点击确定退出以上设置。4.接下来锁定引脚。点击Assigment Pin Planner进入锁定引脚界面如下:件 Location 由项下选也与相应信号相应的弓!脚即可

25、： 如下即Node Mane| DtettnnI/O Br Ertabte I/O Standard| Genetd Funebon | Pock Setttngi | Reserved-cfcJOM .doorachoose(6 docr_choose(5 door_choose(4 docr_choc(3 door_hooM(2 door_choe() docr_r_ dcrjtj docr_out_c key .enable lcd_enbte rjtInput In(xJt Input Input lncIN 57IN 59IN_63 W.60”H_21,33V IVUl (娟atA)

26、 ：lgl:M2 口_3.3-v Lvm. (dtfaut) ehatg3.vivrn(defA)M -3.3-V Lvm. (defaJt) GJ，.”一3 V IVTn (defa*)，一 l3.3-V ivm(wA) ：3.3-V ivm(daf)，3.3-VIVTH(Programmer 打开程序下载界面如下：Quartus II - F:/FPGA/Project/Instructor/Expl_Door/Expl_Door - Expl_Door Expl_Doo.L点击之呵丝呼pj选择下载工具，如下图所示:选中 USB-BlasterUSB-O,关闭退出。Mode |JTAGJ

27、TAGIn-Socket Programming -Passive Serial点击Mode下拉按钮，选中JTAG,如图I2sM相所示。3.点击Add File选择要下载的文件，点击Start开始下载。注意：选择下载文件时JTAG方式应该选择文件后缀为.sof的文件，使用 AS方式下载时应该选择文件后缀为.pof的文件。1.6.6使用AS方式下载工程在使用AS方式下载工程时，在只需在JTAG方式下改变Mode处的下载歹式，再添加相应的.pof文件，并把下载选项的前三项选中即可下载。如下图所示：第二章实验实验一门电路设计1.1实验目的1 .学习基本门电路的设计方法2 . T解VHDL语言的基本设

28、计思想3 .掌握QuartusII的基本使用步骤1.2 实验内容使用VHDL语言实现2输入与门并仿真验证;1.3 实验电路VCC.3V3FPG2RN15 WORi?RN16100R9 Q Z(DCC3cv- rrL nu 4 ATfc OJ 4 ro cu 7f rv- Av Du Du Au Aw Du Aw Du AuwDRAO阳A2A3A4MA6A7GNDKEY OELCDJ)877而於5而册3而B41而837而825丽机3lcTdbo-rWV WV Wv*AA A/V亍74LV245KEY.81.4 实验步骤1.4.1 启动QuartusII ,新建工程;“ Quartus IIPro

29、cessing Tools Window HelpFile Edit View Project Assi grunentsCtrl+NCtrl+OCloseCtrl+F4New Project Wizard.曾 Upen rroject.Ltr+JConvert MAX+PLUS II Project.Save Projec2Close ProjectQ SaveCtrlfSSave M.Save Current Report Section As .File Properties.Create / UpdateWhat is the working directory for this pr

30、oject?FAFPGAAltefaProiectlnstructor_V1.1Exp1_and2What is the name of this project?|Exp1_and2|What is the name of the top-level design entity for this project? This name is case sensitive and must exactly match the entity name in the design file.|Exp1_and2.Use Existing Project Settings . IFinish取消图1.

31、2图1.41.4.2 .新建文件并保存;rt Update Memory Initialization FileCompilation ReportCtrl+RSt.art Compilation and Simulti onCtrl+Shi t+K generate Functional Simulation Netlist Start SimultionCtrl+ISimulation Rqbug嗓 Simulation ReportCtrl+Shift+R4. ALL FH. AL IGNEESTD_ STD 二 OUITasksFlow：CompilationCompiler Tool

32、Simulator Tool,日 A C oiwp i 1 DesignA Analysi s & Synthesis,国 A Fi tter (Place & Route)OFandlor;公Hierarchy 图 Fites Design Units号 Exp1 and2.vhdQuartus II F:/FPGA/Altera/Project/Inst ructor_Vl.1/Exp File Edi t View Projct Assi grunents Processing Tools Window Help0f M 0电电哥 Compilation Report Legal Not

33、ice Flow Summary Flow Settings Flow Non-Default Global Flow El&psed Time Flow OS Summary昌昌 Flow Log+昌 Analysis & Synthesis+昌， FitterTasks- xFlow: ICompilation|图1.9图1.101.4.5.仿真NevSOPC Builder System八-Design FilesAHDL File Block Diagram/Schematic File EDIF File State Machine File SystemVerilog HDL Fi

34、le Tel Script File Verilog HDL File VHDL FileB Memory FilesHexadecimal (Intel-Format) FileMemory Initialization File-Verification/D ebugging Files In-System Sources and Probes File Logic Analyzer Interface FileVector Waveform File电UUM M瞑！AHDL Include FileBlock Symbol FileChain Description FileSynops

35、ys Design Constraints FileT ext File/I OK CancelFile Edi t图1.11Export.Convert Frogrammixtg Files.图 1.12匚 DNw.Ctrl+N)Open.Ctrl+O五CloseCtrl+F4| Exp1_and2E xpl _and2. vhd1Master Time Bar:、New Proj ect Iff i zard.Open Project.Ctrl+JConvert MAX+PLUS II Project. Save ProjecX Clos Project国底A36吹 OPr oj ec t

36、 Asxi gxunexitsPr oc*ssixtg Tools W i ndow图1.13J 4 Quart us II - F:/FPGA/Alt era/Project/Inst ructor_Vl.1/ExpI_and2/Expl_and2- Expl_and2-Exp1_and?. vfVs Fl Edit V*w Project Assi(niints Procatsinf Tools Window Hlp口岸H 0昌 c |Expl_and2丈,彩|二|划O 幺骸三公Hiaarcb J 总 Ffe | d Deatgi LlW JTasks xFlow |C| PointerN

37、neComp4ation Report - Flow Summary50 psInterval-1755rvsTltQV 日 Copil Ds gn 甲A Aaalysis & Synthes: z, 妙 Pitler (Place a Route)_ A/-，J，q甲一A Classic Tiiinc Antlysis 1.A EDA Ntlist *ntr图1.14Insert Mode or Bus图1.15Node FinderFiler:| Design Entry (al names):I ICancelSelected Nodes:Named:Look in:限必限财Nodes FoundawHode FinderNamed:-Look in:Nodes FoundName and2_aand2_b0 and2 out and2_out0