清华计算机组成原理实践环节课件第5部分：实验计算机设计(基础).ppt

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1、实验计算机设计实验实验计算机设计实验12/29/2022计算机组成原理FD-CES实验台功能模块介绍实验台功能模块介绍一一 前言前言 六六 总线缓冲模块总线缓冲模块 二二 运算器模块运算器模块 七七 微程序控制模块微程序控制模块三三 寄存器堆模块寄存器堆模块 八八 启停和时序模块启停和时序模块 四四 指令部件模块指令部件模块 九九 控制台控制模块控制台控制模块五五 内存模块内存模块 十十 与与PC机串行口通讯模块机串行口通讯模块12/29/2022计算机组成原理一一 前言前言 FD-CES为实验者开发调试一台实验为实验者开发调试一台实验计算机提供了一系列功能模块，这里逐一计算机提供了一系列功能

2、模块，这里逐一介绍它们的组成和使用。介绍它们的组成和使用。12/29/2022计算机组成原理二二 运算器模块运算器模块 运算器模块运算器模块(ALU)主要由累加器主要由累加器A(74198)运算器运算器ALU(74181x2)、累加器暂存器累加器暂存器ACT(74377)、暂暂存器存器TMP(74373)、输出缓冲器输出缓冲器BUFFER(74245)，以及进位产生线路、累加器判零线路等构成。以及进位产生线路、累加器判零线路等构成。为便于构造不同的运算器结构，该模块在累加器为便于构造不同的运算器结构，该模块在累加器的输入端、累加器暂存器的输入端，以及输出缓冲器的输入端、累加器暂存器的输入端，以

3、及输出缓冲器BUFFER的输入端，都设有数据通路选择开关。的输入端，都设有数据通路选择开关。12/29/2022计算机组成原理1.运算器模块逻辑框图和符号说明运算器模块逻辑框图和符号说明 图图6-1是运算器模块逻辑框图。是运算器模块逻辑框图。12/29/2022计算机组成原理12/29/2022计算机组成原理图图6-1 运算器模块运算器模块12/29/2022计算机组成原理2.运算器模块的组成和工作原理运算器模块的组成和工作原理 该模块主要由算术逻辑单元该模块主要由算术逻辑单元ALU、累加器累加器A，累加器暂存累加器暂存器器ACT，暂存器暂存器TMP、缓冲器缓冲器BUFFER以及进位产生线路和

4、以及进位产生线路和累加器累加器A判零线路等组成。判零线路等组成。算术逻辑算术逻辑ALU是由两片是由两片74181(U17、U18)构成，它是运构成，它是运算器的核心。它可以对两个算器的核心。它可以对两个8位二进制数进行多种算术或逻辑位二进制数进行多种算术或逻辑运算，具体由运算，具体由74181的功能控制条件的功能控制条件M，S3，S2，S1，S0决决定。两个参加运算的数分别来自定。两个参加运算的数分别来自ACT和和TMP(或或Ri)，运算结果运算结果可以直接送到累加器可以直接送到累加器A或经或经BUFFER送到累加器送到累加器A，以便进行以便进行移位操作或参加下次运算。移位操作或参加下次运算。

5、12/29/2022计算机组成原理 累加器暂存寄存器累加器暂存寄存器ACT采用采用74377，CG为低电平且接数为低电平且接数控制脉冲控制脉冲CC电平正跳时，电平正跳时，ACT接数。接数。ACT的输出不受控制地的输出不受控制地直接加在直接加在ALU的的A组输入端参加运算。组输入端参加运算。暂存器暂存器TMP采用三态输出锁存器采用三态输出锁存器74373。当它的接数控。当它的接数控制端制端CT为高电平时，接收内部数据总线为高电平时，接收内部数据总线IDB上的信息上的信息;当它当它的输出控制端的输出控制端OT为低电平时，其所存信息加到为低电平时，其所存信息加到ALU的的B组输组输入端参加运算。在构

6、造运算器时，若只需控制入端参加运算。在构造运算器时，若只需控制TMP的输出，的输出，则可将则可将CT接接+5V;若不需若不需TMP暂存信息，则可将暂存信息，则可将CT接接+5V、OT接地，使其直通，若接地，使其直通，若OT接接+5V，则，则TMP输出高阻态。输出高阻态。12/29/2022计算机组成原理 输出缓冲器输出缓冲器BUFFER采用三态传输器件采用三态传输器件74245，由，由OB信号信号控制，控制，OB为为“0”，BUFFER开通，此时其输出等于其输入；当开通，此时其输出等于其输入；当OB为为“1”，BUFFER不通，此时其输出呈高阻。不通，此时其输出呈高阻。累加器累加器A采用采用7

7、4198(20)，它具有并行接数、左移、右移、，它具有并行接数、左移、右移、保持等功能，具体由保持等功能，具体由X0、X1、SR、SL决定。决定。CA是它的工作是它的工作脉冲，正跳变有效。累加器脉冲，正跳变有效。累加器A的主要使用方法见表的主要使用方法见表6-1。表表6-1 累加器累加器A使用法使用法12/29/2022计算机组成原理图图6-2是累加器是累加器A判零线路判零线路图图6-2 累加器累加器A判零线路判零线路12/29/2022计算机组成原理 此线路利用内存模块中的与门此线路利用内存模块中的与门7411(U21)对或非门对或非门7427(U22)的三个输出组合，产生的三个输出组合，产

8、生ZD信号。信号。ZD为为1表示累加器表示累加器A当前的内容为当前的内容为零。当零。当ZC电平正跳时电平正跳时ZD状态被存人触发器状态被存人触发器7474(U19)，信号信号Z是它的输出。是它的输出。12/29/2022计算机组成原理图图6-3是进位发生线路是进位发生线路图图6-3 进位发生线路进位发生线路12/29/2022计算机组成原理 图图6-3中的中的74153(U14)是双四选一数据是双四选一数据选择器。该模块将选择器。该模块将74153按上图连接，实际按上图连接，实际上第一组四选一仅对上第一组四选一仅对ALU的进位输出的进位输出Cn+4进行进行倒相，第二组四选一才根据选择参数倒相，

9、第二组四选一才根据选择参数SA、SB来决定其输出来决定其输出2Y的值，见表的值，见表6-2。当进位触。当进位触发器发器7474(U19)的接数脉冲的接数脉冲CP正跳变时，正跳变时，CY等于等于2Y。12/29/2022计算机组成原理表表6-2 SA,SB的的输出控制关系输出控制关系12/29/2022计算机组成原理3.运算器模块的使用运算器模块的使用(1).三组数据开关的使用三组数据开关的使用 为便于构造不同的运算器结构，运算器模块为便于构造不同的运算器结构，运算器模块上设置了三组数据通路选择开关。它们是上设置了三组数据通路选择开关。它们是:KAH、KAL(以下简称以下简称KA)KBH、KBL

10、(以下简称以下简称KB)KCH、KCL(以下简称以下简称KC)12/29/2022计算机组成原理 开关开关KA用于选择累加器用于选择累加器A的输入。的输入。KA置左，使置左，使累加器输入来自累加器输入来自IDB;KA置右，使累加器置右，使累加器A的输入的输入来自来自ALU。开关开关KB用于选择缓冲器用于选择缓冲器BUFFER的输入。的输入。KB置置左，左，BUFFER 的输人来自累加器的输人来自累加器;KB置右，使置右，使BUFFER的输人来自的输人来自ALU。开关开关KC用于选择累加暂存器用于选择累加暂存器ACT的输入。的输入。KC置置左，使左，使ACT的输入来自内部数据总线的输入来自内部数

11、据总线IDB;KC置右，置右，使使ACT的输入来自累加器的输入来自累加器A。12/29/2022计算机组成原理(2).累加器移位功能的使用累加器移位功能的使用 累加器除具有接数和保持功能外，还具有累加器除具有接数和保持功能外，还具有移位功能，为此指令系统可设置带进位或不带移位功能，为此指令系统可设置带进位或不带进位的移位指令。不带进位移位指令控制较简进位的移位指令。不带进位移位指令控制较简单，带进位的移位指令控制比较复杂，因为要单，带进位的移位指令控制比较复杂，因为要保证累加器保证累加器A和进位发生线路同步执行。和进位发生线路同步执行。表表6-3列出了各种移位操作及所需控制。列出了各种移位操作

12、及所需控制。12/29/2022计算机组成原理表表6-3 累加器位移功能的使用累加器位移功能的使用12/29/2022计算机组成原理三三 寄存器堆模块寄存器堆模块 寄存器堆模块寄存器堆模块(REG)的设置，为实验仪的设置，为实验仪提供了四个提供了四个8位通用寄存器。它对运算器结位通用寄存器。它对运算器结构、运算速度、指令系统的设计等都有密构、运算速度、指令系统的设计等都有密切的关系。本节主要介绍寄存器堆模块本切的关系。本节主要介绍寄存器堆模块本身的工作原理和使用方法。身的工作原理和使用方法。12/29/2022计算机组成原理1.寄存器堆模块框图和器件排列图寄存器堆模块框图和器件排列图2.图图6

13、-4使寄存器堆模块逻辑图和器件排列图。使寄存器堆模块逻辑图和器件排列图。图图6-4 寄存器堆模块逻辑框图寄存器堆模块逻辑框图12/29/2022计算机组成原理12/29/2022计算机组成原理2.寄存器堆模块的工作原理和使用方法寄存器堆模块的工作原理和使用方法 该模块由两片该模块由两片74670(U12，U13)组成，提供组成，提供4个个8位的寄存器。它们可作为运算器中的通用寄存位的寄存器。它们可作为运算器中的通用寄存器器R0R3使用，也可作为累加器使用，也可作为累加器A0A3使用。使用。74670是一个是一个4x4存储矩阵，每个存储单元是存储矩阵，每个存储单元是个个D触发器，它的输出带三态控

14、制。当它的写控制触发器，它的输出带三态控制。当它的写控制端端GW为为“0”时，可对矩阵的某个字的时，可对矩阵的某个字的4个存储单元个存储单元进行并行写人，具体写哪个字由进行并行写人，具体写哪个字由WA、WB决定。决定。当它的读控制端当它的读控制端GR为为“0”时，可对矩阵的某个字的时，可对矩阵的某个字的4个存储单元进行并行读出，具体读哪个字由个存储单元进行并行读出，具体读哪个字由RA、RB决定。决定。12/29/2022计算机组成原理 模块把这两片模块把这两片74670的的GR、GW分别相连，使分别相连，使它们构成它们构成4个个8位长的寄存器，合并后的位长的寄存器，合并后的GR、GW分别作为寄

15、存器堆的读控制信号分别作为寄存器堆的读控制信号RR、写控制信号写控制信号WR被弓被弓l出。模块把这两片出。模块把这两片74670的的WA、RA连连在一起，作为信号在一起，作为信号A引出引出;把这两片的把这两片的WB、RB连连在一起，作为信号在一起，作为信号B引出。表引出。表6-4列出了寄存器堆列出了寄存器堆模块的使用方法。模块的使用方法。12/29/2022计算机组成原理表表6-4 寄存器堆模块的使用方法寄存器堆模块的使用方法12/29/2022计算机组成原理 为便于构造不同的运算器结构，寄存器为便于构造不同的运算器结构，寄存器堆模块上设置了一组数据选择开关即堆模块上设置了一组数据选择开关即K

16、RH、KRL(以下简称以下简称KR)。它控制寄存器堆的数据它控制寄存器堆的数据输出通路输出通路:KB置下置下(左左)，寄存器堆输出到运算，寄存器堆输出到运算器模块中的器模块中的ALU的的B端端;KB置上置上(右右)，寄存器，寄存器堆输出到内部数据总线堆输出到内部数据总线IDB。12/29/2022计算机组成原理3.运算器结构运算器结构 运算器模块上的开关运算器模块上的开关KA、KB、KC以及寄存器堆以及寄存器堆模块上的开关模块上的开关KR的不同组合，决定了实验计算机的的不同组合，决定了实验计算机的运算器结构。运算器结构。从理论上讲，从理论上讲，KA、KB、KC和和KR可有可有16种不同种不同组

17、合，但有实际逻辑意义的组合为以下几种组合，但有实际逻辑意义的组合为以下几种(L表示表示置左、置左、R表示置右表示置右):(1).KA、KB、KC、KR置为置为R、L、L、R，这种组这种组合的运算器结构如图合的运算器结构如图6-5(a)。如果不使用寄存器堆，如果不使用寄存器堆，则它简化为如图则它简化为如图6-5(e)。12/29/2022计算机组成原理(2).KA、KB、KC、KR置为置为L、R、R、R，这种这种组合的运算器结构如图组合的运算器结构如图6-5(b)。如果不使用寄存如果不使用寄存器堆，则它简化为如图器堆，则它简化为如图6-5(f)。(3).KA、KB、KC、KR置为置为R、L、L、

18、L，这种这种组合的运算器结构如图组合的运算器结构如图6-5(c)。(4).KA、KB、KC、KR置为置为L、R、R、L，这种这种组合的运算器结构如图组合的运算器结构如图6-5(d)12/29/2022计算机组成原理 图图6-5中这六种运算器结构各有其特点。中这六种运算器结构各有其特点。(a)和和(b)均是多累加器的运算器结构，特点均是多累加器的运算器结构，特点是工作灵活、编程方便，但运算速度较慢。是工作灵活、编程方便，但运算速度较慢。(c)、(d)都是单累加器多寄存器的运算器结都是单累加器多寄存器的运算器结构，构，(d)的特点是运算速度快，的特点是运算速度快，(c)的特点是的特点是工作灵活，可

19、以方便地实现对寄存器的移位，工作灵活，可以方便地实现对寄存器的移位，适用于用硬件乘除部件的计算机。适用于用硬件乘除部件的计算机。12/29/2022计算机组成原理图图6-5 运算器结构运算器结构12/29/2022计算机组成原理 如果将读寄存器堆模块控制信号如果将读寄存器堆模块控制信号RR固定接高电固定接高电平，使寄存器堆数据端呈高阻态，则不论开关平，使寄存器堆数据端呈高阻态，则不论开关KR置置左或置右，均不能使用本寄存器堆，运算器结构都左或置右，均不能使用本寄存器堆，运算器结构都是单累加器无寄存器的，见图是单累加器无寄存器的，见图6-5的的(e)、(f)。这种这种运算器结构简单，但不能实现多

20、累加器或多寄存器运算器结构简单，但不能实现多累加器或多寄存器的指令，故适宜于简单的指令系统。也就是说，你的指令，故适宜于简单的指令系统。也就是说，你如果选择单累加器无寄存器的运算器结构，那么，如果选择单累加器无寄存器的运算器结构，那么，就应该将寄存器堆模块读控制信号就应该将寄存器堆模块读控制信号RR固定接高电平。固定接高电平。12/29/2022计算机组成原理四四 指令部件模块指令部件模块 通常，指令部件由指令寄存器、程序计数器和通常，指令部件由指令寄存器、程序计数器和指令译码器三部分组成。其中，指令寄存器用来存指令译码器三部分组成。其中，指令寄存器用来存放计算机当前执行的指令码，其基本组成是

21、操作码放计算机当前执行的指令码，其基本组成是操作码和操作数地址码和操作数地址码;程序计数器也即指令地址寄存器，程序计数器也即指令地址寄存器，用来存放下一条指令或下一指令字节的地址码，平用来存放下一条指令或下一指令字节的地址码，平时处于加时处于加1计数状态，当遇到转移指令且转移条件计数状态，当遇到转移指令且转移条件满足时接收转移地址满足时接收转移地址;指令译码器用来翻译操作码，指令译码器用来翻译操作码，以产生相应的控制信号。以产生相应的控制信号。12/29/2022计算机组成原理1.指令部件模块逻辑框图和符号说明指令部件模块逻辑框图和符号说明2.图图6-6是指令部件模块是指令部件模块(I-PC)

22、逻辑框图和器件排逻辑框图和器件排3.列图。指令部件模块符号说明：列图。指令部件模块符号说明：12/29/2022计算机组成原理图图6-6 指令部件模块逻辑框图指令部件模块逻辑框图12/29/2022计算机组成原理2.指令部件模块的工作原理指令部件模块的工作原理 由图由图6-6可见，本模块主要包含指令寄可见，本模块主要包含指令寄存器和程序计数器，指令译码部分需用户存器和程序计数器，指令译码部分需用户设计构造。下面分别介绍模块中的指令寄设计构造。下面分别介绍模块中的指令寄存器和程序计数器的工作原理和使用方法。存器和程序计数器的工作原理和使用方法。12/29/2022计算机组成原理(1).指令寄存器

23、指令寄存器 指令部件模块中的指令寄存器共指令部件模块中的指令寄存器共16位，分位，分IR1和和IR2，用来接收和寄存内部数据总线用来接收和寄存内部数据总线IDB上的指上的指令信息。令信息。IR1采用采用74377，IR2采用采用74374，它们，它们都是都是8位的寄存器，但工作方式不同。当位的寄存器，但工作方式不同。当IR1(U11)的接数控制端的接数控制端GI为低电平且它的接数控制脉冲端为低电平且它的接数控制脉冲端CI出现电平正跳变时接数，它的输出不受控制，作出现电平正跳变时接数，它的输出不受控制，作为为I7I0被直接引出，以供使用。被直接引出，以供使用。12/29/2022计算机组成原理

24、IR2(U10)是三态输出的是三态输出的8位寄存器。当它的接位寄存器。当它的接数控制脉冲端数控制脉冲端CL出现电平正跳变时接数，当它的输出现电平正跳变时接数，当它的输出控制出控制OI为低电平输出，为低电平输出，OI为高电平时为高电平时IR2输出呈输出呈高阻。高阻。由于模块仅将由于模块仅将IR1的状态的状态(I7I0)引出，故无论引出，故无论单字节或双字节指令，不仅操作码必须由单字节或双字节指令，不仅操作码必须由IR1提供提供,而且对于寄存器堆操作类指令，寄存器选择段也必而且对于寄存器堆操作类指令，寄存器选择段也必须由须由IR1提供提供,这点在设计指令格式时应予以注意。这点在设计指令格式时应予以

25、注意。12/29/2022计算机组成原理 对于双字节指令，对于双字节指令，IR1存放指令的第一字节，存放指令的第一字节，IR2存放指令的第二字节。第一字节可纯为指令操存放指令的第二字节。第一字节可纯为指令操作码，也可包含寄存器选择码和操作数地址码高作码，也可包含寄存器选择码和操作数地址码高3位，视具体指令而定。位，视具体指令而定。当当OI为为低电平，低电平，IR1的低的低3位通过位通过74244(U1)连连IAB10IAB8、IR2的输出连的输出连IAB7IAB0。根据本模块的指令寄存器结构特点设计的指令根据本模块的指令寄存器结构特点设计的指令系统，指令条数至多可达系统，指令条数至多可达256

26、条条(当当IR1为纯操作码为纯操作码时时)；指令长度可为单字节或双字节；指令属性可为；指令长度可为单字节或双字节；指令属性可为M型型(存储器型存储器型)、RR型型(寄存器寄存器-寄存器寄存器)、MR型型(存存储器储器-寄存器型寄存器型)等等。等等。12/29/2022计算机组成原理(2).程序计数器程序计数器 指令部件模块中的程序计数器共指令部件模块中的程序计数器共11位，位，分分PC1(PC03)、PC2(PC47)、PC3(PC810)，由，由U5、U4、U3三片可预置数的三片可预置数的4位位二进制同步计数器二进制同步计数器74163构成。它具有接构成。它具有接数、计数、清零等功能。下面分

27、别介绍程数、计数、清零等功能。下面分别介绍程序计数器在停机状态启动时的工作过程序计数器在停机状态启动时的工作过程:12/29/2022计算机组成原理a.停机状态时停机状态时PC的工作情况的工作情况 停机状态启动时，由控制台的停机状态启动时，由控制台的“写写PC”信信号使号使PC接收外部地址总线接收外部地址总线OAB上由控制台键上由控制台键入的启动地址。入的启动地址。停机状态时按控制台上的启动键停机状态时按控制台上的启动键STRT，可产生可产生“写写PC”和和“SR”两个脉冲信号，其时两个脉冲信号，其时间关系如图间关系如图6-7。12/29/2022计算机组成原理图图6-7“写写PC”和和“SR

28、”的时间关系的时间关系 SR使运行触发器使运行触发器(U25)R0为为“1”。由于。由于写写PC“与与“SR”不同时为高电平，故当不同时为高电平，故当“写写PC”为为“1”时时RO仍仍为为0、RF为为1。12/29/2022计算机组成原理图图6-8时时PC启动逻辑示意图启动逻辑示意图图图6-8 PC启动逻辑图启动逻辑图12/29/2022计算机组成原理 当当RF为为“1”时，加在时，加在74157的的B组输入端上的组输入端上的OAB信息信息(控制台设置的启动地址控制台设置的启动地址)被送到被送到PC的数据的数据输入端输入端D。由于由于写写PC“=1时时RO=0、RF=1，故此时故此时PC的接数

29、控制的接数控制LOAD为低电平，若为低电平，若PC的清零的清零端端CLR为高电平，则当为高电平，则当“写写PC”电平下跳时，电平下跳时，PC的工的工作脉冲端作脉冲端CLK电平便上跳变，它把启动地址接入电平便上跳变，它把启动地址接入PC。启动地址可为启动地址可为0003FF中任一个。中任一个。12/29/2022计算机组成原理b.运行时运行时PC的工作情况的工作情况(a)每当需要取下条指令或取指令的下一宇节时，应每当需要取下条指令或取指令的下一宇节时，应控制控制PC为计数状态。模块将为计数状态。模块将PC1的进位出的进位出C接入接入PC2的的P、T端，端，PC2的进位出的进位出C接入接入PC3的

30、的P、T端。且将端。且将PC1的的P、T端作为端作为“P+1”信号引出。由于运行状态时信号引出。由于运行状态时写写PC=0、RO=1，故只要控制故只要控制LP=0(使使74163的的LOAD为高电平为高电平)、CLR=1、“P+1”=1，便使便使PC为计数为计数状态，每当工作脉冲状态，每当工作脉冲CK电平负跳变电平负跳变(PC的的CLK端电平端电平正跳变正跳变)，PC便计数加便计数加1，如图，如图6-9。12/29/2022计算机组成原理图图6-9 运行时运行时PC的计数逻辑的计数逻辑 PC的高的高3位和低位和低8位的状态可分别通过控制传送位的状态可分别通过控制传送门门74244(U1)和和7

31、4245(U2)送到内部地址总线送到内部地址总线IAB，见图见图6-10。其传送控制信号为忧。其传送控制信号为忧PCO，低电平有效。低电平有效。12/29/2022计算机组成原理图图6-10 PC的输出的输出12/29/2022计算机组成原理(b).程序运行中遇跳转指令时应控制程序运行中遇跳转指令时应控制PC为接数状态，使为接数状态，使PC接收指令寄存器中的转移地址。图接收指令寄存器中的转移地址。图6-11是是PC运行时的接数运行时的接数逻辑图。逻辑图。由图由图2-11可知，执行跳转指令时应使信号可知，执行跳转指令时应使信号OI为低电平为低电平(使指令寄存器中的转移地址信息被传送到使指令寄存器

32、中的转移地址信息被传送到PC的数据输入端的数据输入端)，使使PC的清零信号的清零信号CLR为高电平，使为高电平，使LP为高电平。这样，当工为高电平。这样，当工作脉冲作脉冲CK电平负跳时电平负跳时PC便接受转移地址。便接受转移地址。注意注意:对于条件跳转指令，应当条件满足时才使对于条件跳转指令，应当条件满足时才使LP为高电平为高电平 由图由图6-11还可看出运行时还可看出运行时PC还可接受还可接受IAB的信息，这为的信息，这为实现硬件堆栈和处理中断等提供了方便。实现硬件堆栈和处理中断等提供了方便。12/29/2022计算机组成原理图图6-11 运行时运行时PC的接数逻辑图的接数逻辑图12/29/

33、2022计算机组成原理3.指令模块的使用指令模块的使用 使用指令部件模块的要点可归纳为使用指令部件模块的要点可归纳为:(1).指令系统的指令条数最多可达指令系统的指令条数最多可达256条条(若若IR1为纯操作码为纯操作码)。(2).指令长度可为单字节或双字节。指令长度可为单字节或双字节。(3).无论单字节或双字节指令，指令操作码无论单字节或双字节指令，指令操作码和寄存器选择码均须由和寄存器选择码均须由IR1提供。提供。12/29/2022计算机组成原理(4).停机停机(RF=1)启动启动(WPC有效有效)时，控制台时，控制台设置的首地址经设置的首地址经0AB置入置入PC。(5).运行时运行时(

34、RO=1)，通常情况下，欲取下条通常情况下，欲取下条指令或指令的下一字节时应控制指令或指令的下一字节时应控制PC加加1计数。计数。对转移指令，当转移条件成立时，应使对转移指令，当转移条件成立时，应使LP信号信号有效，使有效，使PC接收指令寄存器提供的转移地址。接收指令寄存器提供的转移地址。12/29/2022计算机组成原理 对于双字节指令，对于双字节指令，IR1存放指令第一字节，可为存放指令第一字节，可为纯操作码，或含寄存器选择码、操作数地址高三位纯操作码，或含寄存器选择码、操作数地址高三位等。在指令第二字节为操作数地址低等。在指令第二字节为操作数地址低8位时，位时，IR2存存放该放该8位地址

35、。对于带立即数的双字节指令，位地址。对于带立即数的双字节指令，IR2存存放该放该8位立即数。位立即数。对于需要操作寄存器堆的指令，实验时应根据对于需要操作寄存器堆的指令，实验时应根据IR1提供的寄存器选择段提供的寄存器选择段(段数和每段位数由指令格段数和每段位数由指令格式确定式确定)以及有关的微操作控制信号来设计构造寄存以及有关的微操作控制信号来设计构造寄存器选择信号器选择信号B、A，下面举例说明。下面举例说明。12/29/2022计算机组成原理例例1:若寄存器堆作为运算器的通用寄存器组，若寄存器堆作为运算器的通用寄存器组，有关指令有关指令(如如ADD A Ri)格式只含一个寄存器格式只含一个

36、寄存器选择段选择段Ri，段长段长2位，占位，占IR1的的低低2位即位即I1、I0。则只要把则只要把I1、I0两位分别连接控制寄存两位分别连接控制寄存器选择信号器选择信号B、A即可，十分简单。即可，十分简单。I1，I0为为00时选时选R0，I1，I0为为01时选时选R1，I1，I0为为10时选时选R2，I1，I0为为11时选时选R3。12/29/2022计算机组成原理例例2:若寄存器堆作为运算器的累加器组，有关指令若寄存器堆作为运算器的累加器组，有关指令(如如ADD Ai，Aj)格式中含格式中含Ai、Aj两个寄存器选择段，两个寄存器选择段，每段长每段长2位，分别占位，分别占IR1的的I4、I3和

37、和I1、I0。则可采则可采用如图用如图6-12所示线路来产生寄存器选择信号所示线路来产生寄存器选择信号B、A。图中图中74157是二选一集成电路。图中是二选一集成电路。图中“选选Aj”信号由微信号由微指令某位控制。指令某位控制。选选Aj为为0时，寄存器选择信号时，寄存器选择信号B、A由由I4、I3两位决定，选中某个寄存器作为两位决定，选中某个寄存器作为Ai;选选Aj“为为1时，寄存器选择信号时，寄存器选择信号B、A由由I1、I0两位决定，选两位决定，选中某个寄存器作为中某个寄存器作为Aj。见表见表6-5和表和表6-6。12/29/2022计算机组成原理图图6-12 B、A的产生线路图的产生线路

38、图12/29/2022计算机组成原理表表6-5“选选Ai”与与A、B的关系表的关系表表表6-6 I4、I3(I1、I0)与与Ai(Aj)的关系表的关系表12/29/2022计算机组成原理五五 内存模块内存模块 该模块由一片该模块由一片2048x8bit的静态的静态RAM电电路路6116及其操作控制电路组成。模块将最高及其操作控制电路组成。模块将最高位地址位地址A10固定接地，所以内存模块固定接地，所以内存模块(MEM)为用户提供有效的内存空间是为用户提供有效的内存空间是1K字节。字节。停机时，可由控制台对其读停机时，可由控制台对其读/写写;运行时，运行时，可由实验计算机对其读可由实验计算机对其

39、读/写。写。12/29/2022计算机组成原理1.内存模块逻辑框图和符号说明内存模块逻辑框图和符号说明 图图6-13是内存模块逻辑框图。是内存模块逻辑框图。图图6-13 内存模块逻辑框图内存模块逻辑框图12/29/2022计算机组成原理12/29/2022计算机组成原理2.内存模块的工作原理和使用方法内存模块的工作原理和使用方法 6116(U31)是是2Kx8bit静态静态RAM电路，电路，模块中将其地址最高位模块中将其地址最高位A10固定接地，所固定接地，所以本模块为用户提供的内存实际空间是以本模块为用户提供的内存实际空间是1K字节。字节。6116的低的低10位地址线位地址线(A9A0)被接

40、被接到外部地址总线到外部地址总线OAB9OAB0，6116的的8位位数据线被接到外部数据总线数据线被接到外部数据总线ODB9ODB0。12/29/2022计算机组成原理 当要对当要对6116进行读操作时，应使选片端进行读操作时，应使选片端CS为低电平，读控制端为低电平，读控制端R为低电平，写控制为低电平，写控制W为高电平，此时为高电平，此时ODB上的信息为从上的信息为从6116中中地址由地址由OAB9OAB0决定的单元读出的内容决定的单元读出的内容;当要对当要对6116进行写操作时，应使选片端进行写操作时，应使选片端CS为为低电平，写控制低电平，写控制W为低电平，读控制端为低电平，读控制端R为

41、高为高电平，此时电平，此时ODB上的信息被写入上的信息被写入6116中由中由OAB9OAB0决定的地址单元中。决定的地址单元中。12/29/2022计算机组成原理 为了能使外设与内存统一编址、统一操作为了能使外设与内存统一编址、统一操作指令，设置指令，设置OAB10，以区别以区别OAB9OAB0是是外设地址还是内存地址，当外设地址还是内存地址，当OAB10=“1”时，时，OAB9OAB0为外设地址为外设地址;当当OAB10=“0”时，时，OAB9OAB0为内存地址。为内存地址。12/29/2022计算机组成原理 由于实验仪控制台能够读由于实验仪控制台能够读/写内存，也能写内存，也能读读/写控存

42、，故本模块引人信号写控存，故本模块引人信号MO，它的状它的状态由态由M/CM开关状态决定，开关置左时开关状态决定，开关置左时MO=0，表示选内存。表示选内存。模块采用一片与门模块采用一片与门7408(U29)和一片或门和一片或门7432(U30)来组合来组合6116的选片信号的选片信号CS。读控读控制信号制信号R和写控制信号和写控制信号W的有效条件的有效条件:12/29/2022计算机组成原理CS=OAB10+MORF;当当OAB10=“0”，且，且MO=“0”或或RF=“0”时时CS有效有效R=RXFRC ;当当RXF=0或或RC=“0”时时R有效有效W=WXFWC ;当当WXF=“0”或或

43、WC=“0”时时W有效有效 其中其中RXF、WXF分别为停机时控制台读、写内分别为停机时控制台读、写内存的控制信号，低电平有效存的控制信号，低电平有效;RC、WC分别为实验计分别为实验计算机运行时读、写内存的控制信号，低电平有效。算机运行时读、写内存的控制信号，低电平有效。但实验时，但实验时，RC、WC应设计成负脉冲有效，以使读应设计成负脉冲有效，以使读/写内存可靠，见图写内存可靠，见图6-14。12/29/2022计算机组成原理 6116是是RAM存储器，关电后信息不再保存，为存储器，关电后信息不再保存，为了将其所存的有用信息保存下来以供下次使用，关了将其所存的有用信息保存下来以供下次使用，

44、关电前应将内存有用区域的信息转存到电前应将内存有用区域的信息转存到EEPROM，下下次加电后，可将次加电后，可将EEPROM上的信息转存到内存中。上的信息转存到内存中。图图6-14 读读/写内存时序写内存时序12/29/2022计算机组成原理六六 总线缓冲模块总线缓冲模块 FD-CES实验仪设置了两组总线，即宽实验仪设置了两组总线，即宽8bit的内的内部数据总线部数据总线IDB和外部数据总线和外部数据总线ODB，宽宽11bit的内的内部地址总线部地址总线IAB和外部地址总线和外部地址总线OAB，它们将实验仪它们将实验仪提供的基本功能模块连接起来。提供的基本功能模块连接起来。总线缓冲模块总线缓冲

45、模块(BUS)用于对总线信息进行控制传用于对总线信息进行控制传送和驱动。该模块由送和驱动。该模块由3片三态总线传输器件片三态总线传输器件(两片两片74245、一片、一片74125)组成。其申一片组成。其申一片74245用于控用于控制数据总线的双向传送，另一片制数据总线的双向传送，另一片74245和一片和一片74125用于控制地址总线的单向传送。用于控制地址总线的单向传送。12/29/2022计算机组成原理1.总线缓冲模块逻辑框图和符号说明总线缓冲模块逻辑框图和符号说明 图图6-15是总线缓冲模块逻辑框图。是总线缓冲模块逻辑框图。12/29/2022计算机组成原理图图6-15 总线缓冲模块逻辑框

46、图。总线缓冲模块逻辑框图。12/29/2022计算机组成原理2.总线缓冲模块的工作原理和使用方法总线缓冲模块的工作原理和使用方法(1).地址总线的传送控制地址总线的传送控制 地址总线的传送指的是内部地址总线地址总线的传送指的是内部地址总线IAB到外部到外部地址总线地址总线OAB的单向传送，这由一片的单向传送，这由一片74125(U26)和一片和一片74245(U27)实现，其中实现，其中74125传送地址高传送地址高3位，位，74245传送地址低传送地址低8位。控制信号是位。控制信号是B1，低电低电平有效。平有效。实验时推荐将实验时推荐将B1接接RF，使运行时使运行时B1始终有效，始终有效，从

47、而使从而使IAB的信息随时反映在的信息随时反映在0AB上。上。12/29/2022计算机组成原理(2).数据总线的传送控制数据总线的传送控制 数据总线的传送是双向的，采用一片数据总线的传送是双向的，采用一片74245(U27)来实现，控制信号是来实现，控制信号是B3和和B2。其中其中B3为高电平时不允许数据总线传送，为高电平时不允许数据总线传送，B3为低电平时允许传送，而传送方向则由为低电平时允许传送，而传送方向则由B2决决定，定，B2为低电平时为低电平时ODB-IDB，B2为高电平为高电平时时IDB-ODB。12/29/2022计算机组成原理 实验时推荐将实验时推荐将B3接接RF，使实验计算

48、机运使实验计算机运行时始终允许数据传送。而行时始终允许数据传送。而B2信号的设计应信号的设计应考虑到以下诸多因素考虑到以下诸多因素:读内存时，读内存时，B2应为低电平，使应为低电平，使ODB-IDB;键盘输人时，键盘输人时，B2应为低电平，使应为低电平，使ODB-IDB;写内存时，写内存时，B2应为高电平，使应为高电平，使IDB-ODB;输出打印时，输出打印时，B2应为高电平，使应为高电平，使IDB-ODB。12/29/2022计算机组成原理 另外，如果实验者采用构造另外，如果实验者采用构造“IO询问口询问口”并且用并且用读读“IO询问口询问口”的方法来判知外设的方法来判知外设(键盘、打印机键

49、盘、打印机)的的工作状态工作状态(KB、PB)，那么，读那么，读“询问口询问口”时时B2也应为也应为高电平，使高电平，使IDB向向ODB传输，以便在显示器上观察传输，以便在显示器上观察外设的工作状态外设的工作状态;不允许不允许ODB?IDB，便，便KB、PB能通能通过过I0询问口询问口传输到传输到IDB。综上，数据总线传送控制信号设计可归结如表综上，数据总线传送控制信号设计可归结如表6-7，需由实验者构造的有关线路参见图，需由实验者构造的有关线路参见图6-16。12/29/2022计算机组成原理表表6-7 数据总线传输控制信号数据总线传输控制信号图图6-16“IO询问口询问口”参考线路参考线路

50、12/29/2022计算机组成原理七七 微程序控制模块微程序控制模块 微程序控制模块微程序控制模块(MPB)主要由主要由11位微地址位微地址计数器计数器MPC(74163x3)、2Kx24bit的控存的控存CM(6116x3)，以及以及24位微指令寄存器位微指令寄存器MIR(74377x3)组成。组成。停机时，控存可由控制台读或写停机时，控存可由控制台读或写;实验计实验计算机运行时，控存处于读状态。微指令寄存器算机运行时，控存处于读状态。微指令寄存器MIR的的24位被引出，供实验者按设计方案连位被引出，供实验者按设计方案连到机内相应的控制端。到机内相应的控制端。12/29/2022计算机组成原