第3讲VHDL语言及应用.ppt

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1、第三讲 VHDL语言及应用目目录录一一.VHDL语言概语言概述述二二.VHDL基本结构基本结构三三.VHDL语法规则语法规则四四.VHDL中的顺序语句中的顺序语句六六.子程序及其调用子程序及其调用七七.状态机的状态机的VHDL设计设计五五.VHDL中的并行语句中的并行语句第三讲 VHDL语言及应用一一.VHDL语言概语言概述述1.什么是什么是VHDL?VHDL:VHSIC(VeryHighSpeedIntegratedCircuit)HardwareDescriptionLanguage第三讲 VHDL语言及应用2.VHDL的历史的历史80年代初由美国国防部在实施超高速集成电路年代初由美国国防

2、部在实施超高速集成电路(VHSIC)项目时开发的。项目时开发的。1987年由年由IEEE协会批准为协会批准为IEEE工业标准，称工业标准，称为为IEEE1076-1987。各各EDA公司相继推出支持公司相继推出支持VHDL的设计环境。的设计环境。1993年被更新为年被更新为93标准，即标准，即IEEE1076-1993。进一步提高抽象描述层次，扩展系统描述能进一步提高抽象描述层次，扩展系统描述能力。力。第三讲 VHDL语言及应用3.VHDL的作用的作用1）VHDL打破软、硬件的界限打破软、硬件的界限传统的数字系统设计分为：传统的数字系统设计分为：硬件设计（硬件设计人员）硬件设计（硬件设计人员）

3、软件设计（软件设计人员）软件设计（软件设计人员）是电子系统设计者和是电子系统设计者和EDA工具之间的界面工具之间的界面第三讲 VHDL语言及应用2）VHDL与与C、C+的比较：的比较：C、C+代替汇编等语言代替汇编等语言VHDL代替原理图、逻辑状态图等代替原理图、逻辑状态图等第三讲 VHDL语言及应用电路原理图描述必须给出完整的、具体的电路电路原理图描述必须给出完整的、具体的电路结构图，不能进行抽象描述。描述繁杂，效率低。结构图，不能进行抽象描述。描述繁杂，效率低。电路原理图描述与实现工艺有关。电路原理图描述与实现工艺有关。3）VHDL与电原理图描述的比较：与电原理图描述的比较：VHDL具有较

4、强的抽象描述能力，可进行系统具有较强的抽象描述能力，可进行系统行为级别的描述。描述更简洁，效率更高。行为级别的描述。描述更简洁，效率更高。VHDL描述与实现工艺无关。描述与实现工艺无关。第三讲 VHDL语言及应用 VHDLVHDL具有强大语言结构，系统硬件描述能力强具有强大语言结构，系统硬件描述能力强 、设计效率高；具有较高的抽象描述能力。、设计效率高；具有较高的抽象描述能力。4.VHDL语言特点语言特点如如一一个个8位位全全加加器器的的电电原原理理图图第三讲 VHDL语言及应用用用VHDLVHDL描述的描述的8 8位全加器：位全加器：LIBRARYIEEE;USEIEEE.STD_LOGIC

5、_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYadder8ISPORT(A:INSTD_LOGIC_VECTOR(7DOWNTO0);B:INSTD_LOGIC_VECTOR(7DOWNTO0);Cin:INSTD_LOGIC;Co:OUTSTD_LOGIC;Sum:OUTSTD_LOGIC_VECTOR(7DOWNTO0);ENDadder8;ARCHITECTUREbehaveOFadder8ISSIGNALSint:STD_LOGIC_VECTOR(8DOWNTO0);SIGNALAA,BB:STD_LOGIC_VECTOR(8DOWNTO

6、0);BEGINAA=0&A(7DOWNTO0);BB=0&B(7DOWNTO0);Sint=AA+BB+Cin;Sum=Sint(7DOWNTO0);Co=Sint(8);ENDbehave;第三讲 VHDL语言及应用 VHDLVHDLVHDLVHDL语言可读性强，易于修改和发现错误。语言可读性强，易于修改和发现错误。语言可读性强，易于修改和发现错误。语言可读性强，易于修改和发现错误。VHDLVHDLVHDLVHDL具有丰富的仿真语句和库函数，可对具有丰富的仿真语句和库函数，可对具有丰富的仿真语句和库函数，可对具有丰富的仿真语句和库函数，可对VHDLVHDLVHDLVHDL 源代码进行早期功

7、能仿真，有利于大系统的设源代码进行早期功能仿真，有利于大系统的设源代码进行早期功能仿真，有利于大系统的设源代码进行早期功能仿真，有利于大系统的设 计与验证。计与验证。计与验证。计与验证。VHDLVHDLVHDLVHDL设计与硬件电路关系不大。设计与硬件电路关系不大。设计与硬件电路关系不大。设计与硬件电路关系不大。VHDLVHDLVHDLVHDL设计不依赖于器件，与工艺无关。设计不依赖于器件，与工艺无关。设计不依赖于器件，与工艺无关。设计不依赖于器件，与工艺无关。VHDLVHDLVHDLVHDL是一种并行语言，其编程思想与传统顺序执是一种并行语言，其编程思想与传统顺序执是一种并行语言，其编程思想

8、与传统顺序执是一种并行语言，其编程思想与传统顺序执 行的计算机语言（如行的计算机语言（如行的计算机语言（如行的计算机语言（如C C C C、PascalPascalPascalPascal）有很大区别。）有很大区别。）有很大区别。）有很大区别。移植性好。移植性好。移植性好。移植性好。第三讲 VHDL语言及应用5.VHDL与其它硬件描述语言的比较与其它硬件描述语言的比较行为级行为级RTL级级门电路级门电路级VHDL:VHDL:具有较强的系统抽象描述能力，适合行为级和具有较强的系统抽象描述能力，适合行为级和具有较强的系统抽象描述能力，适合行为级和具有较强的系统抽象描述能力，适合行为级和RTLRTL

9、级的描述。设计者可不必了解电路细节，所作工级的描述。设计者可不必了解电路细节，所作工级的描述。设计者可不必了解电路细节，所作工级的描述。设计者可不必了解电路细节，所作工作较少，效率高。但对综合器的要求高。不易控制底作较少，效率高。但对综合器的要求高。不易控制底作较少，效率高。但对综合器的要求高。不易控制底作较少，效率高。但对综合器的要求高。不易控制底层电路的生成。层电路的生成。层电路的生成。层电路的生成。IEEEIEEE标准，支持广泛。标准，支持广泛。标准，支持广泛。标准，支持广泛。RTLRTL：RegisterTranslateLevelRegisterTranslateLevel第三讲 V

10、HDL语言及应用VerilogVerilogHDL:HDL:系统级抽象描述能力比系统级抽象描述能力比系统级抽象描述能力比系统级抽象描述能力比VHDLVHDL稍差；门级开关电稍差；门级开关电稍差；门级开关电稍差；门级开关电路描述方面比路描述方面比路描述方面比路描述方面比VHDLVHDL强。适合强。适合强。适合强。适合RTLRTL级和门电路级的描级和门电路级的描级和门电路级的描级和门电路级的描述。设计者需要了解电路细节，所作工作较多。述。设计者需要了解电路细节，所作工作较多。述。设计者需要了解电路细节，所作工作较多。述。设计者需要了解电路细节，所作工作较多。IEEEIEEE标准，支持广泛。标准，支

11、持广泛。标准，支持广泛。标准，支持广泛。ABELABEL、PALASMPALASM、AHDL(AlteraAHDL(AlteraHDL):HDL):系统级抽象描述能力差，一般作门级电路描述。系统级抽象描述能力差，一般作门级电路描述。系统级抽象描述能力差，一般作门级电路描述。系统级抽象描述能力差，一般作门级电路描述。要求设计者对电路细节有详细的了解。对综合器的性要求设计者对电路细节有详细的了解。对综合器的性要求设计者对电路细节有详细的了解。对综合器的性要求设计者对电路细节有详细的了解。对综合器的性能要求低，易于控制电路资源。支持少。能要求低，易于控制电路资源。支持少。能要求低，易于控制电路资源。

12、支持少。能要求低，易于控制电路资源。支持少。第三讲 VHDL语言及应用6.VHDL设计简述设计简述VHDLVHDL主要用于描述数字系统的结构、行为、功能主要用于描述数字系统的结构、行为、功能主要用于描述数字系统的结构、行为、功能主要用于描述数字系统的结构、行为、功能和接口。和接口。和接口。和接口。VHDLVHDL将一个设计（元件、电路、系统）分为：将一个设计（元件、电路、系统）分为：将一个设计（元件、电路、系统）分为：将一个设计（元件、电路、系统）分为：外部（可视部分、端口）外部（可视部分、端口）外部（可视部分、端口）外部（可视部分、端口）内部（不可视部分、内部功能、算法）内部（不可视部分、内

13、部功能、算法）内部（不可视部分、内部功能、算法）内部（不可视部分、内部功能、算法）第三讲 VHDL语言及应用ARCHITECTUREARCHITECTUREProcessProcessSequentialCombinationalProcessProcesscomponent外部与内部：外部与内部：外部与内部：外部与内部：器件或器件或子系统子系统ENTITYENTITY第三讲 VHDL语言及应用2 2选选选选1 1选择器的选择器的选择器的选择器的VHDLVHDL描述：描述：描述：描述：第三讲 VHDL语言及应用二二.VHDL基本结构基本结构一个完整的一个完整的VHDL设计文件，或者说设计实体，

14、通常要求最低能为设计文件，或者说设计实体，通常要求最低能为VHDL综合器所支持，并能作为一个独立的设计单元（模块），即元件的形式综合器所支持，并能作为一个独立的设计单元（模块），即元件的形式而存在的而存在的VHDL描述。这里的所谓元件，既可以被高层次的系统所调用，成为描述。这里的所谓元件，既可以被高层次的系统所调用，成为该系统的一部分；也可以作为一个电路功能块而独立存在和独立运行。该系统的一部分；也可以作为一个电路功能块而独立存在和独立运行。在在VHDL源文件中，通常包含源文件中，通常包含实体实体(ENTITY)、结构体结构体（ARCHITECTURE）、配置（配置（CONFIGURATION

15、）、和、和库（库（LIBRARY）程序包（程序包（PACKAGE）4个部分，其中实体和结构体这两个基本结构是必需的。个部分，其中实体和结构体这两个基本结构是必需的。设设计计实实体体库、程序包说明库、程序包说明实体实体(ENTITY)结结构构体体配配置置GENERIC类属说明类属说明PORT端口说明端口说明结构体说明结构体说明功能描述功能描述VHDL基本结构第三讲 VHDL语言及应用库、程序包库、程序包实体（实体（Entity）结构体结构体（Architecture）进程进程或其它并行结构或其它并行结构配置（配置（Configuration）第三讲 VHDL语言及应用1.实体（实体（Entity

16、）定义系统的输入输出端口和类属参数描述。定义系统的输入输出端口和类属参数描述。实体语句的书写格式如下：实体语句的书写格式如下：ENTITY实体名实体名ISGENERIC（类属表类属表）；）；PORT（端口表端口表）；）；END实体名实体名；(1076-1987version)ENDENTITY实体名实体名；(1076-1993version)注：注：在在MAX+PLUSII和和QUARTUSII开发工具中实体名与保存该实体的开发工具中实体名与保存该实体的VHDL源文件名必须是一样的。源文件名必须是一样的。第三讲 VHDL语言及应用l类属（类属（generic）说明语句）说明语句用以设定实体或元

17、件的内部电路结构和规模。它用以设定实体或元件的内部电路结构和规模。它常用于定义常用于定义实体端口的大小实体端口的大小、设计、设计实体的物理特性实体的物理特性、总线宽度总线宽度、元件例化的数量元件例化的数量等。模块化设计时多用于等。模块化设计时多用于不同层次模块之间信息的传递。可从外部改变内部电不同层次模块之间信息的传递。可从外部改变内部电路结构和规模。路结构和规模。必须放在端口说明之前必须放在端口说明之前。Generic（常数名称常数名称：数据类型：数据类型：=设定值设定值；常数名称常数名称：数据类型：数据类型：=设定值设定值）；-注意最后语句的分号在括号外第三讲 VHDL语言及应用例例例例:

18、第三讲 VHDL语言及应用例例例例:2:2输入与门的实体描述输入与门的实体描述输入与门的实体描述输入与门的实体描述注：数据类型注：数据类型time用于仿真模块的设计。用于仿真模块的设计。综合器仅支持数据类型为整型的类属值。综合器仅支持数据类型为整型的类属值。第三讲 VHDL语言及应用l端口（端口（PORT)说明语句说明语句确定输入输出端口的数目和类型。确定输入输出端口的数目和类型。PORT（端口名端口名，端口名，端口名：端口模式端口模式数据类型数据类型；端口名端口名，端口名，端口名：端口模式端口模式数据类型数据类型）；）；-注意最后语句的分号在括号外其中，端口模式：其中，端口模式：in输入型，

19、此端口为只读型。输入型，此端口为只读型。out输出型，此端口只能在实体内部对其赋值。输出型，此端口只能在实体内部对其赋值。inout输入输出型，既可读也可赋值。输入输出型，既可读也可赋值。buffer输出缓冲型，与输出缓冲型，与out相似，但可读。相似，但可读。第三讲 VHDL语言及应用数据类型：数据类型：指端口上流动的数据的表达格式。为预先定义好的数据类型指端口上流动的数据的表达格式。为预先定义好的数据类型。如：。如：bit、bit_vector、integer、std_logic、std_logic_vector等。等。端口模式示意图端口模式示意图端口模式示意图端口模式示意图 例：例：例：

20、例：Entitynand_2isPort(a,b:inbit;z:outbit);Endnand_2;第三讲 VHDL语言及应用2.结构体结构体（ARCHITECTURE又叫构造体）又叫构造体）3.作用：定义系统（或模块）的行为、元件及内部连接关系，作用：定义系统（或模块）的行为、元件及内部连接关系，4.即描述其逻辑功能。即描述其逻辑功能。一个完整的结构体一般由两大部分组成：一个完整的结构体一般由两大部分组成：结构体的说明结构体的说明（可选项）和（可选项）和结构体功能描述结构体功能描述，说明语句：说明语句：对数据类型、常数、信号、子程序和元件等因对数据类型、常数、信号、子程序和元件等因素进行说

21、明的部分；素进行说明的部分；功能描述语句：功能描述语句：以各种不同的描述风格描述系统的逻辑功以各种不同的描述风格描述系统的逻辑功能部分。包括各种顺序语句和并行语句。能部分。包括各种顺序语句和并行语句。第三讲 VHDL语言及应用结结构构体体说说明明语语句句功功能能描描述述语语句句常数说明数据类型信号说明例化元件子程序说明块语句进程语句信号赋值元件例化子程序调用 结构体的基本组成框图：结构体的基本组成框图：结构体的基本组成框图：结构体的基本组成框图：第三讲 VHDL语言及应用设计实体设计实体结构体结构体1结构体结构体2结构体结构体n 实体与结构体的关系：实体与结构体的关系：实体与结构体的关系：实体

22、与结构体的关系：一个设计实体可有多个结构体，代表实体的多一个设计实体可有多个结构体，代表实体的多一个设计实体可有多个结构体，代表实体的多一个设计实体可有多个结构体，代表实体的多种实现方式。各个结构体的地位相同。种实现方式。各个结构体的地位相同。种实现方式。各个结构体的地位相同。种实现方式。各个结构体的地位相同。第三讲 VHDL语言及应用结构体语句的书写格式如下：结构体语句的书写格式如下：ARCHITECTURE结构体名结构体名OF实体名实体名IS说明语句说明语句内部信号、常数、数据类型、子程内部信号、常数、数据类型、子程序（函数、过程）、元件等的说序（函数、过程）、元件等的说明；明；BEGIN

23、功能描述（并行处理）语句功能描述（并行处理）语句；ENDARCHITECTURE结构体名结构体名；注：同一实体的结构体不能同名。定义语句中的常数、信号注：同一实体的结构体不能同名。定义语句中的常数、信号不能与实体中的端口同名。不能与实体中的端口同名。第三讲 VHDL语言及应用 例：结构体中错误的信号声明例：结构体中错误的信号声明例：结构体中错误的信号声明例：结构体中错误的信号声明EntityxisPort(sig,const:inbit;out1,out2:outbit);Endx;Architectureexampleofxissignalsig:bit;constantconst:bit:

24、=1;begin.Endexample;第三讲 VHDL语言及应用 例：一个例：一个例：一个例：一个 完整描述（完整描述（完整描述（完整描述（3bit3bit计数器）计数器）计数器）计数器）Entitycounter3isPort(clk,reset:inbit;count:outintegerrange0to7);Endcounter3;Architecturemy_archofcounter3issignalcount_tmp:integerrange0to7;beginprocessbeginwaituntil(clkeventandclk=1);ifreset=1orcount_tmp

25、=7thencount_tmp=0;elsecount_tmp=count_tmp+1endif;endprocess;count=count_tmp;Endmy_arch;第三讲 VHDL语言及应用 3bit3bit计数器的等效描述（计数器的等效描述（计数器的等效描述（计数器的等效描述（outout与与与与bufferbuffer的区别）的区别）的区别）的区别）Entitycounter3isPort(clk,reset:inbit;count:bufferintegerrange0to7);Endcounter3;Architecturemy_archofcounter3is-signal

26、count_tmp:integerrange0to7;beginprocessbeginwaituntil(clkeventandclk=1);ifreset=1orcount=7thencount=0;elsecount=count+1endif;endprocess;Endmy_arch;第三讲 VHDL语言及应用一个设计实体的多种实现方式一个设计实体的多种实现方式3.配置（配置（configuration）从某个实体的多种结构体描述方式中选择特定的一个。从某个实体的多种结构体描述方式中选择特定的一个。设计实体设计实体结构体结构体1结构体结构体2结构体结构体n第三讲 VHDL语言及应用简单

27、配置的语法：简单配置的语法：CONFIGURATION配置名配置名OF实体名实体名ISFOR选配结构体名选配结构体名ENDFOR;END配置名；配置名；第三讲 VHDL语言及应用 例：一个例：一个例：一个例：一个 与非门不同实现方式的配置如下：与非门不同实现方式的配置如下：与非门不同实现方式的配置如下：与非门不同实现方式的配置如下：Libraryieee;Useieee.std_logic_1164.all;Entitynand_2isPort(a:instd_logic;b:instd_logic;c:outstd_logic);Endentitynand_2;Architectureart

28、1ofnand_2isbeginc=not(aandb);Endarchitectureart1;第三讲 VHDL语言及应用Architectureart2ofnand_2isbeginc=1when(a=0)and(b=0)else1when(a=0)and(b=1)else1when(a=1)and(b=0)else0when(a=1)and(b=1)else0;Endarchitectureart2;第三讲 VHDL语言及应用Configurationfirstofnand_2isForart1Endfor;Endfirst;Configurationsecondofnand_2isFo

29、rart2Endfor;Endsecond;第三讲 VHDL语言及应用 例：一个对计数器实现多种形式的配置如下：例：一个对计数器实现多种形式的配置如下：例：一个对计数器实现多种形式的配置如下：例：一个对计数器实现多种形式的配置如下：EntitycounterisPort(clear,clk:inbit;date_out:outinteger);Endentitycounter;Architecturecount_255ofcounteris-8bitcounterbeginProcess(clk)variablecount:integer:=0;beginifclear=1thencount=

30、0;elsifclkeventandclk=1thenifcount=255thencount=0;elsecount=count+1;endif;endif;data_out=count;endprocess;endcount_255;第三讲 VHDL语言及应用Architecturecount_64kofcounteris-16bitcounterbeginProcess(clk)variablecount:integer:=0;beginifclear=1thencount=0;elsifclkeventandclk=1thenifcount=65535thencount=0;elsec

31、ount=count+1;endif;endif;data_out=count;endprocess;endcount_64k;第三讲 VHDL语言及应用Configurationsmall_countofcounterisForcount_255Endfor;Endsmall_count;Configurationbig_countofcounterisForcount_64kEndfor;Endbig_count;第三讲 VHDL语言及应用4.程序包、库程序包、库程序包（程序包（PACKAGE）：）：已定义的常数、数据类型、元件调用说明、已定义的常数、数据类型、元件调用说明、子程序的一个集

32、合。子程序的一个集合。目的：方便公共信息、资源的访问和共享。目的：方便公共信息、资源的访问和共享。库（库（LIBRARY）：）：多个程序包构成库。多个程序包构成库。第三讲 VHDL语言及应用l程序包（程序包（PACKAGE）程序包说明的内容：程序包说明的内容：常数说明；常数说明；VHDL数据类型说明；数据类型说明；元件说明；元件说明；子程序说明；子程序说明；程序包的结构包括：程序包的结构包括：程序包说明（包首）程序包说明（包首）程序包主体（包体）程序包主体（包体）第三讲 VHDL语言及应用（1）程序包说明（包首）程序包说明（包首）语法：语法：Package程序包名程序包名is包说明项包说明项E

33、nd程序包名；程序包名；包说明项可由以下语句组成：包说明项可由以下语句组成：use语句（用来包括其它程序包）；语句（用来包括其它程序包）；类型说明；子类型说明；常量说明；信号说明；类型说明；子类型说明；常量说明；信号说明；子程序说明；元件说明。子程序说明；元件说明。第三讲 VHDL语言及应用 例：程序包说明例：程序包说明例：程序包说明例：程序包说明Packageexampleistypebyteisrange0to255;subtypenibbleisbyterange0to15;constantbyte_ff:byte:=255;signaladdend:nibble;componentby

34、te_adderport(a,b:inbyte;c:outbyte;overflow:outboolean);endcomponent;functionmy_function(a:inbyte)returnbyte;endexample;第三讲 VHDL语言及应用（2）程序包包体）程序包包体子程序的实现算法。子程序的实现算法。包体语法：包体语法：Packagebody程序包名程序包名is包体说明项包体说明项End程序包名；程序包名；包体说明项可含：包体说明项可含：use语句；子程序说明；语句；子程序说明；子程序主体子程序主体；类型说明；子类型；类型说明；子类型说明；常量说明。说明；常量说明。第

35、三讲 VHDL语言及应用程序包首与程序包体的关系：程序包首与程序包体的关系：程序包体并非必须，只有在程序包中要说程序包体并非必须，只有在程序包中要说明子程序时，程序包体才是必须的。明子程序时，程序包体才是必须的。程序包首可以独立定义和使用。程序包首可以独立定义和使用。第三讲 VHDL语言及应用Packagesevenissubtypesegmentsisbit_vector(0to6);typebcdisrange0to9;Endseven；Librarywork;Usework.seven.all;Entitydecoderisport(input:inbcd;drive:outsegmen

36、ts);Enddecoder;ArchitectureartofdecoderisBegin第三讲 VHDL语言及应用Withinputselectdrive=B“1111110”when0,B“0110000”when1,B“1101101”when2,B“1111001”when3,B“0110011”when4,B“1011011”when5,B“1011111”when6,B“1110000”when7,B“1111111”when8,B“1111011”when9,B“0000000”whenothers;Endarchitectureart;abcdefg第三讲 VHDL语言及应用

37、l库（库（LIBRARY）的种类）的种类VHDL库可分为库可分为5种：种：（1）IEEE库库定义了四个常用的程序包定义了四个常用的程序包:std_logic_1164(std_logictypes&relatedfunctions)std_logic_arith(arithmeticfunctions)std_logic_signed(signedarithmeticfunctions)std_logic_unsigned(unsignedarithmeticfunctions)第三讲 VHDL语言及应用TypeSTD_LOGIC:9logicvaluesystem(U,X,0,1,Z,W,L

38、,H,-)W,L,Hweakvalues(NotsupportedbySynthesis)X-(notx)usedforunknownZ-(notz)usedfortri-state-DontCare（2）STD库库（默（默认库认库）库库中程序包中程序包为为：standard,定定义义最基本的数据最基本的数据类类型：型：Bit,bit_vector,Boolean,Integer,Real,andTime注注：TypeBIT2logicvaluesystem(0,1)第三讲 VHDL语言及应用(3)面向面向ASIC库库(4)WORK库库（默（默认库认库）(5)用用户户定定义库义库l库及程序包的

39、使用库及程序包的使用库及程序包的说明总是库及程序包的说明总是放在实体单元前面放在实体单元前面，默认库，默认库及程序包可不作说明。用关键字及程序包可不作说明。用关键字library说明要使用的说明要使用的库，用关键字库，用关键字use说明要使用的库中的程序包。说明要使用的库中的程序包。库及程序包的作用范围：仅限于所说明的设计实体。库及程序包的作用范围：仅限于所说明的设计实体。每一个设计实体都必须有自己完整的库及程序包说每一个设计实体都必须有自己完整的库及程序包说明语句。明语句。第三讲 VHDL语言及应用库、程序包库、程序包实体（实体（Entity）结构体结构体（Architecture）进程进程

40、或其它并行结构或其它并行结构配置（配置（Configuration）第三讲 VHDL语言及应用库（库（LIBRARY）的使用语法：）的使用语法：library库名库名；程序包（程序包（PACKAGE）的使用有两种常用格式：）的使用有两种常用格式：use库名库名.程序包名程序包名.项目项目;use库名库名.程序包名程序包名.All;例：例：例：例：Libraryieee;Useieee.std_logic_1164.all;Useieee.std_logic_unsigned.conv_integer;第三讲 VHDL语言及应用 例：例：例：例：2 2选选选选1 1选择器选择器选择器选择器第三讲

41、 VHDL语言及应用 2 2选选选选1 1的另外一种描述的另外一种描述的另外一种描述的另外一种描述第三讲 VHDL语言及应用总结总结：VHDL语语言的一些基本特点：言的一些基本特点：VHDL语语言由保留关言由保留关键键字字组组成；成；一般一般VHDL语语言言对对字母大小写不敏感；例外：字母大小写不敏感；例外：、“”所括的字符、字符串；所括的字符、字符串；每条每条VHDL语语句由一个分号（；）句由一个分号（；）结结束；束；VHDL语语言言对对空格不敏感，增加可空格不敏感，增加可读读性；性；在在“-”之后的是之后的是对对VHDL的注的注释语释语句；句；VHDL有以下描述有以下描述风风格：格：行行为

42、为描述；数据流（寄存器描述；数据流（寄存器传输传输RTL）描述；）描述；结结构化描述。构化描述。第三讲 VHDL语言及应用三三.VHDL语法规则语法规则VHDL具有计算机编程语言的一般特性，其语法规则是编程语句的基本具有计算机编程语言的一般特性，其语法规则是编程语句的基本要求，反映了要求，反映了VHDL语言的特征。语言的特征。VHDL的语言规则主要有的语言规则主要有VHDL文字规则、文字规则、数据对象、数据类型和各类操作数及运算操作符。数据对象、数据类型和各类操作数及运算操作符。1.文字规则文字规则数字型文字、字符文字、标识符、下标名、段名数字型文字、字符文字、标识符、下标名、段名数字型文字：

43、数字型文字：（1）整数文字：十进制整数）整数文字：十进制整数如：如：5，678，156E2（=15600）,45_234_287（=15234287）（2）实数文字：带小数的十进制数实数文字：带小数的十进制数如：如：23.34，2.0，44.99E-2（=0.4499）88_67_551.23_909（=8867551.23909）第三讲 VHDL语言及应用（3）以数制基数表示的文字）以数制基数表示的文字格式：格式：基数基数#数字文字数字文字#E#E指数指数 如：如：10#170#10#170#（=170=170）2#1111_1110#2#1111_1110#（=254=254）16#E#E

44、1 16#E#E1 （=2#1110_0000#=224=2#1110_0000#=224）或：（或：（=14=1416=224）16#F.01#E+2#F.01#E+2 （=（15+1/15+1/（161616）1616=3841.00 第三讲 VHDL语言及应用（4）物理量文字）物理量文字如：如：60s、100m、177A 注：整数可综合实现；注：整数可综合实现；实数一般不可综合实现；实数一般不可综合实现；物理量不可综合实现。物理量不可综合实现。字符文字：字符文字：字符：字符：用单引号引起来的用单引号引起来的ASCII字符，可以是数值，也可以是字符，可以是数值，也可以是符号或字母。符号或字

45、母。如：如：A,*,4,Z字符串：字符串：用双引号引起来的一维字符数组。用双引号引起来的一维字符数组。字符串分为：字符串分为：第三讲 VHDL语言及应用 文字字符串：文字字符串：“文字文字”如：如：“ERRORERROR”,“XXXXXXXXXXXXXXXX”,“ZZZZZZZZZZZZZZZZ”,“X X”,“BOTH S AND Q EQUAL TOLBOTH S AND Q EQUAL TOL”.数位字符串数位字符串:称为位矢量称为位矢量,代表二进制、八进制、十六进制的数组。其代表二进制、八进制、十六进制的数组。其位矢量的长度为等值的二进制数的位数。位矢量的长度为等值的二进制数的位数。格

46、式：格式：基数符号基数符号“数值数值”第三讲 VHDL语言及应用其中基数符号有三种：其中基数符号有三种：B:B:二进制基数符号。二进制基数符号。O O：八进制基数符号，每一个八进制数代表一个：八进制基数符号，每一个八进制数代表一个3 3位的二位的二 进制数。进制数。X:X:十六进制基数符号，每一个十六进制数代表一个十六进制基数符号，每一个十六进制数代表一个4 4位位 的二进制数。的二进制数。如：如：B B“1_1101_11101_1101_1110”二进制数数组，长度为二进制数数组，长度为9 9 O O“3434”八进制数数组，长度为八进制数数组，长度为6 6 X X“1AB1AB”十六进制

47、数数组，长度为十六进制数数组，长度为1212第三讲 VHDL语言及应用标识符：标识符：最常用的操作符，可以是常数、变量、信号、端口、子最常用的操作符，可以是常数、变量、信号、端口、子程序或程序或参数的名字。参数的名字。基本标识符的要求（基本标识符的要求（87标准）：标准）：a.以英文字母开头；以英文字母开头；b.不连续使用下划线不连续使用下划线“_”；c.不以下划线不以下划线“_”结尾；结尾；d.VHDL的关键字不能作为标识符使用；的关键字不能作为标识符使用；e.英文字母不区分大小写；英文字母不区分大小写；f.由由26个大小写英文字母、数字个大小写英文字母、数字09及下划线及下划线“_”组组成

48、的字符串。成的字符串。第三讲 VHDL语言及应用合法合法标识标识符如下：符如下：my_counter、Decoder_1、FFTSig_N、Not_Ack、State0非法标志识如下：非法标志识如下：_Decoder_1、2FFT、Sig_#N、Not-AckALL_RST_、data_BUS、return、entity第三讲 VHDL语言及应用扩展标识符（扩展标识符（93标准）：标准）：以反斜杠来界定，免去了以反斜杠来界定，免去了87标准中基本标识符的一些限标准中基本标识符的一些限制。制。a.可以以数字打头；可以以数字打头；b.允许包含图形符号；允许包含图形符号；c.允许使用允许使用VHDL

49、保留字；保留字；d.区分字母大小写等。区分字母大小写等。如：如：74LS163Sig_#NentityENTITY第三讲 VHDL语言及应用下标名及下标段名下标名及下标段名下标名下标名:用于指示数组型变量或信号的某一元素。其书写格式如下：用于指示数组型变量或信号的某一元素。其书写格式如下：信号或变量名（表达式）信号或变量名（表达式）下标段名下标段名:用于指示数组型变量或信号的某一段元素（数组），其用于指示数组型变量或信号的某一段元素（数组），其书写格式如下：书写格式如下：信号名或变量名（信号名或变量名（表达式表达式1TO/DOWNTO表达式表达式2）;如：如：a:std_logic_vecto

50、r(7downto0)a(7),a(6)a(0)a(7downto0),a(7downto4),a(5downto3)第三讲 VHDL语言及应用例如例如:下面是下标名和下标段名使用示例。下面是下标名和下标段名使用示例。SIGNALa，b，c：BIT_VECTOR（0TO7）；）；SIGNALs：INTEGERRANGE0TO3；SIGNALx，y：BIT;x=a(s);y=b(3);c(0TO3)=a(2TO5);-以段的方式进行赋值以段的方式进行赋值c(4TO7)=b(7DOWNTO4);-以段的方式进行赋值以段的方式进行赋值上例中，上例中，a(s)为下标语句，为下标语句，s是不可计算的下标