微处理器20080909.ppt

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1、第三章第三章 微处理器及其结构微处理器及其结构内容：8086/8088微处理器的内部结构、外部特性、存储器组织和8086微处理器的工作时序Intel80 x86微处理器简介微处理器的性能指标主要体现在以下几方面：（1）字长：与数据总线的根数和内部寄存器、运算器的位数相同。字长应该是字节的整数倍，如16位，字长越长，精度越高。（2）主频、外频、倍频：三者的关系为：主频外频倍频。（3）地址总线的宽度：决定微处理器可以直接访问的存储器物理空间，对于8086/8088微处理器，地址线的宽度为20位，最多可以直接访问1MB的物理空间。（4）主存容量：指主存储器中RAM和ROM的容量总和。（5）高速缓存：

2、Cache的存取速度与微处理器的主频相匹配。例如：Intel8086CPU：16位微处理器采用HMOS工艺制造的16根DB（字长为16）20根AB(可寻址的地址空间达220即1M字节)。单一5V电源单相时钟，时钟频率为5MHz能与其他处理器组成多处理器系统。Intel8088CPU：准16位微处理器：内部寄存器、内部运算部件以及内部操作都是按16位设计的，但对外的数据总线只有8条。第一节第一节 8086/8088微处理器的内部结构微处理器的内部结构执行部件EU的作用：负责执行指令、形成有效地址EA。EU 包括4部分：运算器运算器用于算术逻辑运算和形成有效地址 标志寄存器标志寄存器用来存放反映A

3、LU运算结果的状态和一些控制标志。通用寄存器通用寄存器包括AX，BX，CX，DX，SI，DI，BP，SP 控制单元控制单元用于译码，形成控制信号。总线接口部件BIU的作用：预取指令、形成实际地址PA、输入输出数据。BIU主要由5部分组成：指令队列缓冲器：暂存指令。采用“先进先出”的原则顺序存放。指令指针寄存器IP：存放下一条将要取的指令的有效地址。总线控制逻辑：根据指令控制总线的分时使用。段寄存器：用来存放每种段的首基址，有DS、ES、DS、SS四种。地址产生器：用来形成20位的实际地址PA。PA=段寄存器左移4位+有效地址EA。即：注意注意：“左移4位”中这个位位是指二二二二进制位，而非非十

4、六进制位。左移 4 位二进制数相当于左移 1 位十六进制数。有效地址EA段寄存器实际地址PA00000150190150例：（CS）=2000H，（IP）=2344H则PA=(CS)左移4位+(IP)=20000H+2344H=22344H总线接口部件总线接口部件BIU和执行部件和执行部件EU并不是同步工作的，并不是同步工作的，两者的动作管理遵循如下原则：两者的动作管理遵循如下原则：1.每当每当8086的指令队列中有的指令队列中有2个空，个空，BIU就会自动把指令就会自动把指令取到指令队列中。取到指令队列中。2.EU从指令队列取出一条指令，并用几个时钟周期去从指令队列取出一条指令，并用几个时钟

5、周期去分析、执行指令。分析、执行指令。3.当指令队列已满，而且当指令队列已满，而且EU对对BIU又无总线访问请求时，又无总线访问请求时，BIU便进入空闲状态。便进入空闲状态。4.在执行转移、调用和返回指令时，指令队列中的原有在执行转移、调用和返回指令时，指令队列中的原有内容被自动清除。内容被自动清除。指令的一般执行过程：取指令 指令译码 （前2步合称为取指）读取操作数 执行指令 存放结果 （最后3步统称指令执行）二、指令的流水线串行串行工作方式：工作方式：8088以前的CPU采用串行工作方式：1）CPU访问存储器(存取数据或指令)时要等待总线操作的完成2）CPU执行指令时总线处于空闲状态缺点：

6、CPU无法全速运行解决：总线空闲时预取指令，使CPU需要指令时能立刻得到取指令1执行1取操作数2执行2CPUBUS忙碌忙碌忙碌忙碌存结果1取指令216位位CPU（8086/8088）t忙忙忙忙忙总线BUSt取指1取指4取指3取指2取指5BIU执行1执行2执行5执行3执行4 tEUCPU并行并行工作方式工作方式8088的指令执行过程的指令执行过程三、8086的内部寄存器的内部寄存器含14个16位寄存器，按功能可分为三类8个通用寄存器（通用Regs）4个段寄存器（SegRegs）2个控制寄存器（ConRegs）专用专用RegsBX与与BP在应用上的区别在应用上的区别相同点:作为通用寄存器，二者均可

7、用于存放数据；不同点:作为基址寄存器，BX通常用于寻址数据段；BP通常用于寻址堆栈段。BX一般与DS或ES搭配使用;BP一般与SS搭配.标志寄存器标志寄存器16位寄存器，其中有位寄存器，其中有7位未用。位未用。D0D15OFDFIFTFSFZFAFPFCF进进借借位位标标志志奇奇偶偶标标志志半半进进借借位位标标志志零零标标志志符符号号标标志志单单步步中中断断中中断断允允许许方方向向标标志志溢溢出出标标志志1-有进、借位有进、借位0-无进、借位无进、借位1-低低4位向高位向高4位有进、借位位有进、借位0-低低4位向高位向高4位无进、借位位无进、借位1-低低8位有偶数个位有偶数个10-低低8位有奇

8、数个位有奇数个11-结果为结果为00-结果不为结果不为0标志寄存器中的状态标志的状态表示符号标志OFDFIFSFZFAFPFCFOVDNEINGZRACPECYNVUPDIPLNZNAPONC为1的符号为0的符号例：说明运算结果对标志位的影响段寄存器段寄存器存储器分段原因：存储器分段原因：16位地址寄存器与位地址寄存器与20位地址总线之间的位地址总线之间的矛盾。矛盾。段的起始地址特征：实际地址的低段的起始地址特征：实际地址的低4位（二进制）为零。位（二进制）为零。实际地址的高实际地址的高16位称为段基址。段内偏移地址（有效地址）位称为段基址。段内偏移地址（有效地址）。段基址段基址*16=段起始

9、地址。段起始地址。段的最大长度：段的最大长度：64K。（与。（与16位寄存器相对应）位寄存器相对应）段的分类：分四大功能段：数据段、代码段、堆栈段和附段的分类：分四大功能段：数据段、代码段、堆栈段和附加段。段寄存器存放当前段的段基址。加段。段寄存器存放当前段的段基址。CS：代码段寄存器，代码段寄存器，代码段用于存放指令代码DS：数据段寄存器数据段寄存器ES：附加段寄存器附加段寄存器数据段和附加段用来存放操作数SS：堆栈段寄存器堆栈段寄存器堆栈段用于存放返回地址，保存寄存器内容，传递参数程序设计级模型程序设计级模型AXBXCXDXSIDIBPSPFRDSCSSSESIP14个16位的寄存器808

10、6的工作模式最大模式：有多个微处理器最小模式：仅有8086一个微处理器第二节8086/8088CPU的外部特性基本概念基本概念基本概念基本概念 有效电平有效电平有效电平有效电平 指引脚起作用时的逻辑电平。有些信号是低电平有指引脚起作用时的逻辑电平。有些信号是低电平有指引脚起作用时的逻辑电平。有些信号是低电平有指引脚起作用时的逻辑电平。有些信号是低电平有效，也称作负逻辑，有些信号是高电平有效，也称作正逻辑。效，也称作负逻辑，有些信号是高电平有效，也称作正逻辑。效，也称作负逻辑，有些信号是高电平有效，也称作正逻辑。效，也称作负逻辑，有些信号是高电平有效，也称作正逻辑。三态三态三态三态 是指引脚除了

11、能正常的输入或输出高、低电平之外，还是指引脚除了能正常的输入或输出高、低电平之外，还是指引脚除了能正常的输入或输出高、低电平之外，还是指引脚除了能正常的输入或输出高、低电平之外，还能输出高阻状态能输出高阻状态能输出高阻状态能输出高阻状态 。8086CPU引脚及功能引脚及功能40根引脚根引脚 分时复用分时复用1。AD0AD15：T1A（三态输出）；三态输出）；T2T4D（三态双向）三态双向）2。A16/S3A19/S6：T1A；T2T4状态状态3。VCC，GND，GND4。控制总线：控制总线：17根根S3、S4表示用何段寄存器表示用何段寄存器S4S3段寄存器段寄存器00ES01SS10CS（I/

12、O、INT）11DSS5=IF，S6=0地址锁存器存储器I/O芯片VCC时钟发生器数据收发器 MN/MX RD CLK WRREADY M/IORESET ALE TEST BHE A16A19AD0AD15HLDA .HOLD .8086INTA .INTR DEN NMI DT/RBHE最小模式最大模式8088与8086的区别:指令预取队列：8088为4字节，8086为6字节数据总线引脚：8088有8根，8086有16根控制线引脚：8088为IO/M，而8086为M/IO8088为SS0，而8086的/BHE。8088为准为准16位位CPU，内部，内部DB为为16位，但外部仅为位，但外部仅

13、为8位，位，16位数据要分两次传送位数据要分两次传送四、存储器四、存储器M寻址寻址物理地址8086：20根地址线，可寻址220=1MB个存储单元CPU送到AB上的20位的地址称为物理地物理地址址 物理地址物理地址物理地址.60000H 60001H 60002H 60003H 60004H.12HF0H1BH08H存储器的操作完全基于存储器的操作完全基于物理地址。物理地址。问题：问题：80888088的内部总线和内部的内部总线和内部寄存器均为寄存器均为1616位，如何位，如何生成生成2020位地址？位地址？解决：解决：存储器分段存储器分段存储器分段高地址低地址段基址段基址段基址段基址最大最大6

14、4KB最小最小16B段i-1段i段i+1段基址：段基址：段的起始地址的高段的起始地址的高16位。位。段基址段基址*16=段起始地址。段起始地址。段的起始地址特征：段的起始地址特征：段的起始地址的低段的起始地址的低4位位（二进制）为零或能（二进制）为零或能被被16整除。整除。0 0 0 0段基地址（段基地址（16位）位）段首地址段首地址逻辑地址逻辑地址段基地址和段内偏移组成了逻辑地址段地址 偏移地址(偏移量)格式为：段地址:偏移地址物理地址=段基址16+偏移地址60002H00H12H60000H偏移地址=0002H偏移地址（有效地址）：偏移地址（有效地址）：相对于段首地址的偏移量。相对于段首地

15、址的偏移量。BIU中的地址加法器用来实现逻辑地址到物理地址的变换8086可同时访问4个段，4个段寄存器中的内容指示了每个段的基地址段基址段基址段内偏移段内偏移物理地址物理地址+16位20位0000默认段和偏移寄存器8086规定了访问存储器段的规则：此规则定义了段地址寄存器和偏移地址寄存器的组合方式，其默认规则如下表：段地址 默认偏移地址 用于访问CSIP指令SSSP、BP堆栈中的数据DSBX、DI、SI、8位或16位数数据段中的数据ES串指令的DI目标串操作数例例：已知(CS)=1055H，(DS)=250AH，(ES)=2EF0H，(SS)=8FF0H，数据段有一操作数，其偏移地址=0204

16、H，1)画出各段在内存中的分布2)指出各段首地址3)该操作数的物理地址=？10550H250A0H2EF00H8FF00H代码代码堆堆栈栈数据扩展解：解：各段分布及段首址见右图所示。各段分布及段首址见右图所示。这个例子说明：这个例子说明：段与段可以不连续段与段可以不连续段之间可以重叠段之间可以重叠操作数的物理地址为：操作数的物理地址为：250AH10H+0204H=252A4H二、8086存储器的分体结构1.分体结构概念两个存储体：偶地址存储体+奇地址存储体，各为512KByte，共1MByte.SEL A0A18高位（奇数）库512K*8D0D7SEL A0A18低位（偶数）库512K*8D

17、0D7A1A19A0BHED8D15D0D7字节存储：一个字节存放一个单元。如单元00100H中的内容为34H，表示为(00100H)34H。字存储：一个字存于相邻两个单元，且低位字节在低地址，高位字节在高地址，字单元的地址以低位地址表示。如：(00100H)1234H，(00103H)0152H一个字可以从偶地址开始存放，也可以从奇地址开始存放。若字单元地址从偶地址开始，只需访问一次存储器若字单元地址从奇地址开始，要访问两次存储器所以，前者称规则字，后者称非规则字。所以，前者称规则字，后者称非规则字。8088系统中存储器与总线连接时序的概念：时序的概念：CPU各引脚信号在时间上的关系。各引脚

18、信号在时间上的关系。指令周期：指令周期：CPU完成一条指令所需的时间。完成一条指令所需的时间。时时时时序序序序图图图图：描描描描述述述述某某某某一一一一操操操操作作作作过过过过程程程程中中中中，芯芯芯芯片片片片/总总总总线线线线上上上上有有有有关关关关引引引引脚脚脚脚信号随时间发生变化的关系图信号随时间发生变化的关系图信号随时间发生变化的关系图信号随时间发生变化的关系图.一个指令周期由多个总线周期组成。一个指令周期由多个总线周期组成。总线周期：总线周期：CPU完成一次访问内存完成一次访问内存(或接口或接口)操作操作 所需要的时间。所需要的时间。一个总线周期至少包括一个总线周期至少包括4个时钟周

19、期。个时钟周期。时钟周期：时钟周期：由时钟发生器产生。是计算机内部最由时钟发生器产生。是计算机内部最 小的时间单位，用小的时间单位，用Ti表示。表示。晶振周期：晶振周期：晶体振荡器输出的周期。它一般分频后晶体振荡器输出的周期。它一般分频后 变为时钟周期，再作为内部工作单位。变为时钟周期，再作为内部工作单位。8086总线时序典型的总线周期示意uu读周期读周期读周期读周期总线读操作（对存储单元或总线读操作（对存储单元或总线读操作（对存储单元或总线读操作（对存储单元或I/OI/O端口）端口）端口）端口）uu写周期写周期写周期写周期总线写操作（对存储单元或总线写操作（对存储单元或总线写操作（对存储单元

20、或总线写操作（对存储单元或I/OI/O端口）端口）端口）端口）uu中断响应周期中断响应周期中断响应周期中断响应周期中断响应操作中断响应操作中断响应操作中断响应操作uu空闲周期空闲周期空闲周期空闲周期总线空操作总线空操作总线空操作总线空操作最小模式下存储器或I/O的读周期时序CLKT1T2T3T4A19A16/S6S3M/IOAD15AD0ALES6S3A15A0D15D0低：低：I/O高：高：MA19A16RDDENDT/RBHE/S7BHES7S7单CPU系统8086读操作总线周期时序最小模式下存储器或I/O的写周期时序CLKT1T2T3T4A19A16/S6S3M/IOAD15AD0ALE

21、S6S3A15A0D15D0低：低：I/O高：高：MA19A16WRDENDT/RBHE/S7BHES7S7单CPU系统8086写操作总线周期时序等待态Tw的插入CLKT1T2T3T4A19A16/S6S3M/IOAD15AD0ALES6S3A15A0D15D0低：低：I/O高：高：MA19A16RDBHE/S7BHES7S7TWREADY最小模式下的时序操作小结一个基本总线周期由T1T4组成；T1状态：ALE、M/IO、DT/R有效，分时复用线上传送地址信息；T2状态：RD、WR、DEN信号有效。对读操作，数据线呈高阻；对写操作，直接出现输出数据；T3状态：在T3的前沿检测READY，若有效，则读操作出现输入数据；若READY无效，持续其他各控制信号，加入若干个等待态Tw，并在每个Tw前沿继续检测READY，直至READY有效为止；T4状态：接收数据，将各控制信号驱动为无效，进入无源状态，为下一个总线周期做好准备。