3D封装的发展动态与前景（DOC 10）ecg.docx

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1、3D封装的的发展动动态与前前景1 为何要要开发33D封装装 迄今今为止，在在IC芯芯片领域域，SooC（系系统级芯芯片）是是最高级级的芯片片；在IIC封装装领域，SSiP（系系统级封封装）是是最高级级的封装装。 SSiP涵涵盖SooC，SSoC简简化SiiP。SSiP有有多种定定义和解解释，其其中一说说是多芯芯片堆叠叠的3DD封装内内系统集集成（SSysttem-in-3D Pacckagge），在在芯片的的正方向向上堆叠叠两片以以上互连连的裸芯芯片的封封装，SSIP是是强调封封装内包包含了某某种系统统的功能能。3DD封装仅仅强调在在芯片正正方向上上的多芯芯片堆叠叠，如今今3D封封装已从从芯片

2、堆堆叠发展展占封装装堆叠，扩扩大了33D封装装的内涵涵。（11）手机机是加速速开发33D封装装的主动动力，手手机已从从低端（通通话和收收发短消消息）向向高端（可可拍照、电电视、广广播、MMP3、彩彩屏、和和弦振声声、蓝牙牙和游戏戏等）发发展，并并要求手手机体积积小，重重量轻且且功能多多。为此此，高端端手机用用芯片必必须具有有强大的的内存容容量。220055年要求求2566Mb代代码存储储，1GGb数据据存储；20006年要要求1GGb代码码存储，22Gb数数据存储储，于是是诞生了了芯片堆堆叠的封封装（SSDP），如如多芯片片封装（MMCP）和和堆叠芯芯片尺寸寸封装（SSCSPP）等；1（2）在

3、在2D封封装中需需要大量量长程互互连，导导致电路路RC延延迟的增增加。为为了提高高信号传传输速度度，必须须降低RRC延迟迟。可用用3D封封装的短短程垂直直互连来来替代22D封装装的长程程互连；（3）铜铜互连、低低k介质质层和CCMP已已成为当当今CMMOS技技术中的的一项标标准工艺艺。随着着芯片特特征尺寸寸步入纳纳米尺度度，对低低k介质质层要求求越来越越高，希希望采用用纯低kk（k2.88）介质质层。然然而事与与愿违，IITRSS曾三次次（三个个节点）延延期向低低k介质质层的切切换。220033年底在在Semmateech联联盟主办办的一次次研讨会会上，与与会者认认为，为为改良IIC互连连面进

4、行行的低kk材料研研究有可可能接近近某种实实际极限限，未来来应更多多注重改改进设计计及制造造低k介介质层的的能力，这这表明实实施SooC的难难度。这这就是开开发3DD封装的的三条理理由。从从此，33D封装装如雨后后春笋般般地蓬勃勃发展。2 芯片堆堆叠手机机已成为为高密度度存储器器最强、最最快的增增长动力力，它正正在取代代PC成成为高密密度存储储器的技技术驱动动，在220088年手机机用存储储器可能能超过PPC用存存储器。用用于高端端手机的的高密度度存储器器要求体体积小、容容量大，势势必采取取芯片堆堆叠。芯芯片堆叠叠的封装装主要两两种，一一是MCCP，二二是SCCSP。MMCP涵涵盖SCCSP，

5、SSCSPP是MCCP的延延伸，SSCSPP的芯片片尺寸比比MCPP有更严严格的规规定。通通常MCCP是多多个存储储器芯片片的堆叠叠，而SSCSPP是多个个存储器器和逻辑辑器件芯芯片的堆堆叠。22.1 芯片堆堆叠的优优缺点2004年年3月SSemaatecch预言言，3DD芯片堆堆叠技术术将会填填补现行行的CMMOS技技术与新新奇技术术（如碳碳纳米管管技术）之之间的空空白。芯芯片堆叠叠于19998年年开始批批量生产产，绝大大多数为为双芯片片堆叠，如如图1所所示。2到到20004年底底ST微微电子已已推出堆堆叠9个个芯片的的MCPP，MCCP最具具经济效效益的是是455个芯片片的堆叠叠。芯片片堆

6、叠的的优缺点点、前景景和关系系如表11所示，表表1给出出了芯片片堆叠与与封装堆堆叠的比比较。3由由于芯片片堆叠在在X和YY的2DD方向上上仍保持持其原来来的尺寸寸，并在在Z方向向上其高高度控制制在1mmm左右右，所以以很受手手机厂商商的青睐睐。芯片片堆叠的的主要缺缺点是堆堆叠中的的某个芯芯片失效效，整个个芯片堆堆叠就报报废。2.2 芯芯片堆叠叠的关键键技术芯芯片堆叠叠的关键键技术之之一是圆圆片的减减薄技术术，目前前一般综综合采用用研磨、深深反应离离子刻蚀蚀法（DDRIEE）和化化学机械械抛光法法（CMMP）等等工艺，通通常减薄薄到小于于50m，当当今可减减薄至110115mm，为确确保电路路的

7、性能能和芯片片的可靠靠性，业业内人士士认为晶晶圆减薄薄的极限限为200M左左右，表表2给出出对圆片片减薄的的要求，即即对圆片片翘曲和和不平整整度（即即粗糙度度）提出出的具体体控制指指标。2.3 芯芯片堆叠叠的最新新动态至至20005年22月底，芯芯片堆叠叠的最高高水平是是富士通通和英特特尔，富富士通内内存芯片片堆叠88个芯片片，芯片片厚度225mm，芯片片尺寸为为8mmm12mmm，芯芯片堆叠叠封装高高度小于于2.00mm。英英特尔内内存芯片片堆叠66个芯片片，芯片片厚度550775mm，芯片片尺寸88mm10mmm/8mmm11mmm，芯芯片堆叠叠封装高高度小于于1.00mm。220055年

8、4月月ST微微电子也也推出堆堆叠8个个芯片的的MCPP，芯片片厚度440mm，芯片片间中中介层厚度440mm，芯片片堆叠封封装高度度为1.6mmm，采用用这种88个芯片片堆叠的的存储器器，使过过去1GGb存储储器占用用的电路路板现在在能容纳纳1GBB的存储储器。4SST微电电子还推推出超薄薄窄节距距双芯片片堆叠的的UFBBGA，封封装高度度仅0.8mmm，采用用BGAA工艺处处理只有有正常圆圆片厚度度的1/4，金金丝球焊焊高度也也降至440mm。该公公司通常常的MCCP是堆堆叠24个不不同的类类型的存存储器芯芯片，如如SRAAM，闪闪存或DDRAMM。STT微电子子于20004年年推出44片堆

9、叠叠的LFFBGAA，其高高度为11.6mmm，220055年将降降至1.2mmm，20006年年再降至至1.00mm。5MMCP内内存在日日本、韩韩国的手手机、数数码相机机和便携携式游戏戏机中被被广泛采采用。如如三星电电子向索索尼便携携式Pllay Staatioon游戏戏机提供供容量664Mbb的双片片堆叠 MCPP，它含含2566Mb NANND闪存存和2556Mbb DDDR DDRAMM，还向向索尼数数码相机机提供内内存MCCP，它它含移动动DRAAMNNOR闪闪存，移移动DRRAMonee NAAND闪闪存，国国外已推推出用于于3G手机机的8个个芯片堆堆叠的MMCP，其其尺寸为为v

10、11mmm14mmm1.44mm，容容量为33.2GGb，它它含2片片1Gbb NAAND闪闪存，22片2556Mbb NOOR闪存存、2片片2566Mb移移动DRRAM、11片1228Mbb Utt RAAM和11片644Mb Ut RAMM。参与与芯片堆堆叠技术术的公司司还有MMatrrix、TTezzzaroon和IIrViine Sennsorrs等公公司。至至20004年底底Mattrixx已交付付1000万块33D封装装的一次次性可编编程非易易失性存存储器，采采用0.15m工艺艺和TSSOP或或Mullti Meddia Carrd封装装，密度度达644MB。TTezzzaroon

11、采用用0.118mm工艺推推出双片片堆叠的的3D封封装。22.4 芯片堆堆叠的互互连22从图图1可知知，芯片片间的互互连是采采用金丝丝球焊的的方式来来完成的的，这要要求金丝丝球形成成高度必必须小于于75m当多多个芯片片堆叠时时，对金金丝球焊焊的要求求更高，即即要求金金丝球焊焊的高度度更低。IIMECC、Frraunnhoffe-BBerllin和和富士通通等公司司联合推推出聚聚合物中中芯片工艺，它它不采用用金丝球球焊，而而采用硅硅垂直互互连的直直接芯片片/圆片片堆叠，将将芯片减减薄后嵌嵌入到薄薄膜或聚聚合物基基中，见见图2。它它的关键键技术是是：通孔，采采用DRRIE（深深反应离离子刻蚀蚀）制

12、备备硅孔，如如采用SSF6快快速刻蚀蚀硅，在在多工艺艺部的各各向异性性刻蚀过过程中可可使用CC4F8钝钝化通孔孔侧壁；通孔填填注，在在3000下用TTEOSS CVVD淀积积SiOO2绝缘缘层，然然后淀积积TiNN/Cuu或TaaN/CCu；圆片与与圆片或或芯片与与圆片之之间精确确对准，目目前最好好的对准准精度为为12mm，它限限制了该该技术的的广泛应应用；圆片与与圆片键键合，可可采用硅硅熔法、聚聚合物键键合法、直直接CuuCuu法或CCuSSn共晶晶键合法法等。圆圆片与圆圆片堆叠叠技术适适用于多多芯片数数的圆片片；芯片片与圆片片堆叠技技术适用用于少芯芯片数的的圆片，它它要求先先选出KKGD，

13、然然后将KKGD粘粘合到基基板圆片片上。33 封装装堆叠3尽尽管芯片片堆叠封封装在超超薄的空空间内集集成了更更多的功功能，甚甚至某个个系统功功能，但但是在一一些ICC内由于于良品率率的影响响和缺乏乏KGDD，使封封装ICC必须进进行3DD配制下下的预测测试。为为此，业业界推出出了在单单一解决决方案内内堆叠预预测试的的封装，即即封装堆堆叠，它它可作为为无线应应用（如如手机、PPDA等等）的一一个备选选方案。封封装堆叠叠的优缺缺点及前前景如表表1所示示。封装装堆叠又又称封装装内的封封装堆叠叠，它有有两种形形式（见见图3）。一一是PiiP（PPackkagee-inn-Paackaage Staac

14、kiing），PPiP是是一种在在BAPP（Baasicc Asssemmblyy Paackaage，基基础装配配封装）上上部堆叠叠经过完完全测试试的内部部堆叠模模块（IISM，IInsiide Staackeed MModuule），以以形成单单CSPP解决方方案的33D封装装。二是是PoPP（Poockaage-on-Pacckagge SStacckinng），他他是一种种板安装装过程中中的3DD封装，在在其内部部，经过过完整测测试的封封装如单单芯片FFBGAA（窄节节距网格格焊球阵阵列）或或堆叠芯芯片FBBGA被被堆叠到到另外一一片单芯芯片FBBGA（典典型的存存储器芯芯片）或或堆叠

15、芯芯片FBBGA（典典型的基基带或模模拟芯片片）的上上部，这这样封装装堆叠能能堆叠来来自不同同供应商商的混合合集成电电路技术术的芯片片，允许许在堆叠叠之前进进行预烧烧和检测测。目前前美国AAmkoor、新新加坡SSTATTS CChipp PAAC等IIC封装装和测试试厂商都都能量产产封装堆堆叠。如如今CSSP的封封装堆叠叠已研发发出多种种不同形形式，如如图4所所示。当当前PCCB板和和封装转转接板的的布线限限制规定定为0.5mmm或0.44mm，它它是CSSP封装装的最小小实用间间距，所所以CSSP封装装的焊球球间距目目前流行行的是00.655mm和和0.55mm。在在封装堆堆叠中需需采用回

16、回流焊工工艺，一一般底部部封装模模盖的厚厚度必须须小于顶顶部堆叠叠封装焊焊接球支支架的高高度，为为了获得得尽可能能大的支支架高度度，选择择CSPP焊球间间距的665为为实际焊焊球的直直径，见见表3。在在回流焊焊中，当当焊剂掩掩模开口口尺寸是是CSPP焊球间间距的11/2时时，支架架高度经经封装堆堆叠后的的高度如如表3最最后一排排所示。最近Amkor公司推出两种新型CSP封装堆叠，见图5，一是与传统塑封BGA相似，采用100m厚的芯片和超低环氧线焊。0.5mm间距CSP使用标准的0.3mm焊球直径，假定模盖厚度为0.27mm和4个芯片堆叠，则在PCB板上安装后的总封装高度为0.8mm，在它的上面

17、还可堆叠一个焊球直径为0.42mm、间距为0.65mm的CSP。二是在衬底中央有一个空腔，芯片放置在空腔中，使用0.2mm厚的模盖，假定两个芯片堆叠厚度为0.2mm，最后总高度为0.65mm，在它上面可堆叠一个焊球直径为0.33mm、间距为0.5mm的CSP。这两种封装的顶部表面沿着模成型区都有铜的焊盘，供顶部堆叠另一个封装，见图5的右侧。这两种CSP封装堆叠都已通过耐潮湿测试（MRT）和封装可靠性测试。4 智能堆叠2004年12月日本初创公司Zycube准备采用一种智能堆叠（Smart-Stacking）技术创建3D电路，2005年下半年着手制造，2007年推出商用产品。这种智能堆叠技术将采

18、用垂直通孔填埋工艺，以提高芯片间的连接数目，允许并行操作以改进性能，这种方法可避免SoC大量内部连线、减小传输延迟和降低功耗，还可把Si芯片与化合物半导体芯片融合成单个器件。基于Smart-stack技术的IC采用KGD芯片或圆片，可以是任何Si芯片或化合物半导体芯片，包括处理器、存储器、传感器、模拟IC和RF芯片都可被堆叠，通过垂直填埋内连实现电连接。目前全球主要IC厂商、大学、研究所和初创公司都在加紧研究3D集成技术、3D封装技术，如RPI、恩霍夫慕尼黑、日本ASET（超级电子技术协会）、日本东北大学、IBM、英飞凌、东芝、北卡罗纳州微电子中心、MCNC-RDI和Tezzaron等，他们着重研究圆片与圆片、芯片与圆片、芯片与芯片的堆叠、键合、通孔和互连等课题。3D封装是手机等便携式电子产品小型化和多功能化的必然产物，它将在该领域中大显身手。