电子设计自动化技术及其发展18526.docx

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1、电子设计自动化化技术及其发发展20世纪末，电电子设计技术术获得了飞速速的发展，在在其推动下，现现代电子产品品几乎渗透到到社会的各个个领域，有力力地推动了社社会生产力的的发展和社会会信息化程度度的提高，同同时也使现代代电子产品性性能进一步提提高，产品更更新换代的节节奏也变得越越来越快。微电子技术的进进步表现在大大规模集成电电路加工技术术即半导体工工艺技术的发发展上，使得得表征半导体体工艺水平的的线宽已经达达到了90nnm，并还在在不断地缩小小，在硅片单单位面积上，集集成了更多的的晶体管。集集成电路设计计正在不断地地向超大规模模、极低功耗耗和超高速的的方向发展；专用集成电电路ASICC（Appll

2、icatiion Sppecifiic Inttegratted Ciircuitt）的设计成成本不断降低低，在功能上上，现代的集集成电路已能能够实现单片片电子系统SSOC（Syystem On a Chip）。现代电子设计技技术的核心已已日趋转向基基于计算机的的电子设计自自动化技术，即即EDA（EElectrronic Desiggn Auttomatiion）技术术。EDA技技术就是依赖赖功能强大的的计算机，在在EDA工具具软件平台上上，对以硬件件描述语言HHDL（Haardwarre Descriiptionn Languaage）为系系统逻辑描述述手段完成的的设计文件，自自动地完成逻逻

3、辑编译、逻逻辑化简、逻逻辑分割、逻逻辑综合、结结构综合（布布局布线），以以及逻辑优化化和仿真测试试，直至实现现既定的电子子线路系统功功能。EDAA技术使得设设计者的工作作仅限于利用用软件的方式式，即利用硬硬件描述语言言和EDA软软件来完成对对系统硬件功功能的实现，这这是电子设计计技术的一个个巨大进步。另一方面，在现现代高新电子子产品的设计计和生产中，微微电子技术和和现代电子设设计技术是相相互促进、相相互推动又相相互制约的两两个环节；前前者代表了物物理层在广度度和深度上硬硬件电路实现现的发展，后后者则反映了了现代先进的的电子理论、电电子技术、仿仿真技术、设设计工艺和设设计技术与最最新的计算机机软

4、件技术有有机的融合和和升华。因此此，严格地说说，EDA技技术应该是这这二者的结合合，是这两个个技术领域共共同孕育的奇奇葩。EDA技术在硬硬件实现方面面融合了大规规模集成电路路制造技术，IIC版图设计计技术、ASSIC测试和和封装技术、FFPGA/CCPLD编程程下载技术、自自动测试技术术等；在计算算机辅助工程程方面融合了了计算机辅助助设计（CAAD）、计算算机辅助制造造（CAM）、计计算机辅助测测试（CATT）、计算机机辅助工程（CAE）技术以及多种计算机语言的设计概念；而在现代电子学方面则容纳了更多的内容，如电子线路设计理论、数字信号处理技术、数字系统建模和优化技术及长线技术理论等。因此ED

5、A技术为现代电子理论和设计的表达与实现提供了可能性。在现代技术的所所有领域中，纵纵观许多得以以飞速发展的的科学技术，多多为计算机辅辅助设计，而而非自动化设设计。显然，最最早进入设计计自动化的技技术领域之一一是电子技术术，这就是为为什么电子技技术始终处于于所有科学技技术发展最前前列的原因之之一。不难理理解，EDAA技术已不是是某一学科的的分支，或某某种新的技能能技术，而应应该是一门综综合性学科。它它融合多学科科于一体，又又渗透于各学学科之中，打打破了软件和和硬件间的壁壁垒，使计算算机的软件技技术与硬件实实现、设计效效率和产品性性能合二为一一，它代表了了电子设计技技术和应用技技术的发展方方向。正因

6、为EDA技技术丰富的内内容以及与电电子技术各学学科领域的相相关性，其发发展的历程同同大规模集成成电路设计技技术、计算机机辅助工程、可可编程逻辑器器件，以及电电子设计技术术和工艺的发发展是同步的的。就过去近近30年的电电子技术的发发展历程，可可大致将EDDA技术的发发展分为三个个阶段。20世纪70年年代，在集成成电路制作方方面，MOSS工艺已得到到广泛的应用用。可编程逻逻辑技术及其其器件已经问问世，计算机机作为一种运运算工具已在在科研领域得得到广泛应用用。而在后期期，CAD的的概念已见雏雏形，这一阶阶段人们开始始利用计算机机取代手工劳劳动，辅助进进行集成电路路版图编辑、PPCB布局布布线等工作。

7、20世纪80年年代，集成电电路设计进入入了CMOSS（互补场效效应管）时代代。复杂可编编程逻辑器件件已进入商业业应用，相应应的辅助设计计软件也已投投入使用；而而在80年代代末，出现了了FPGA（FField Progrrammabble Gaate Arrray），CCAE和CAAD技术的应应用更为广泛泛，它们在PPCB设计方方面的原理图图输入、自动动布局布线及及PCB分析析，以及逻辑辑设计、逻辑辑仿真、布尔尔方程综合和和化简等方面面担任了重要要的角色。特特别是各种硬硬件描述语言言的出现、应应用和标准化化方面的重大大进步，为电电子设计自动动化必须解决决的电路建模模、标准文档档及仿真测试试奠定了

8、基础础。进入20世纪990年代，随随着硬件描述述语言的标准准化得到进一一步的确立，计计算机辅助工工程、辅助分分析和辅助设设计在电子技技术领域获得得更加广泛的的应用，与此此同时，电子子技术在通信信、计算机及及家电产品生生产中的市场场需求和技术术需求，也极极大地推动了了全新的电子子设计自动化化技术的应用用和发展。特特别是集成电电路设计工艺艺步入了超深深亚微米阶段段，百万门以以上的大规模模可编程逻辑辑器件的陆续续面世，以及及基于计算机机技术的面向向用户的低成成本大规模AASIC设计计技术的应用用，促进了EEDA技术的的形成。更为为重要的是各各EDA公司司致力于推出出兼容各种硬硬件实现方案案和支持标准

9、准硬件描述语语言的EDAA工具软件的的研究，都有有效地将EDDA技术推向向成熟和实用用。EDA技术在进进入21世纪纪后，得到了了更大的发展展，突出表现现在以下几个个方面。 在FPGA上实实现DSP（数数字信号处理理）应用成为为可能，用纯纯数字逻辑进进行DSP模模块的设计，使使得高速DSSP实现成为为现实，并有有力地推动了了软件无线电电技术的实用用化和发展。基基于FPGAA的DSP技技术，为高速速数字信号处处理算法提供供了实现途径径。 嵌入式处理器软软核的成熟，使使得SOPCC（Systtem Onn a Prrogrammmablee Chipp）步入大规规模应用阶段段，在一片FFPGA中实实

10、现一个完备备的数字处理理系统成为可可能。 使电子设计成果果以自主知识识产权的方式式得以明确表表达和确认成成为可能。 在仿真和设计两两方面支持标标准硬件描述述语言且功能能强大的EDDA软件不断断推出。 电子技术领域全全方位融入EEDA技术，除除了日益成熟熟的数字技术术外，传统的的电路系统设设计建模理念念发生了重大大的变化：软软件无线电技技术的崛起，模模拟电路系统统硬件描述语语言的表达和和设计的标准准化，系统可可编程模拟器器件的出现，数数字信号处理理和图像处理理的全硬件实实现方案的普普遍接受，软软硬件技术的的进一步融合合等。 EDA使得电子子领域各学科科的界限更加加模糊，更加加互为包容：模拟与数字

11、字、软件与硬硬件、系统与与器件、ASSIC与FPPGA、行为为与结构等。 更大规模的FPPGA和CPPLD器件的的不断推出。 基于EDA的用用于ASICC设计的标准准单元已涵盖盖大规模电子子系统及复杂杂IP核模块块。 软硬IP（Inntelleectuall Propperty）核核在电子行业业的产业领域域广泛应用。 SOC高效低成成本设计技术术的成熟。 系统级、行为验验证级硬件描描述语言出现现（如Sysstem CC），使复杂杂电子系统的的设计和验证证趋于简单。1.2 电子子设计自动化化应用对象一般地说，利用用EDA技术进进行电子系统统设计，最后后实现的目标标是以下3种种。 全定制或半定制制

12、ASIC。 FPGA/CPPLD（或称称可编程ASSIC）开发发应用。 PCB（印制电电路板）。实现目标的前面面两项可以归归结为专用集集成电路ASSIC的设计计和实现（如如图1-1所所示），ASSIC是最终终的物理平台台，集中容纳纳了用户通过过EDA技术术将电子应用用系统的既定定功能和技术术指标具体实实现的硬件实实体。一般而而言，专用集集成电路就是是具有专门用用途和特定功功能的独立集集成电路器件件，根据这个个定义，作为为EDA技术术最终实现目目标的ASIIC，可以通通过3种途径径来完成，这这可以通过图图1-1来说说明。图1-1 EEDA技术实实现目标图1-1中所标标的另外一个个EDA技术术实现

13、目标PPCB，指的的是印制电路路板的布局布布线设计及验验证分析，由由于不涉及芯芯片层面上的的设计，故不不拟展开。下面主要介绍FFPGA/CCPLD与AASIC。1超大规模可可编程逻辑器器件FPGA（Fiield PPrograammablle Gatte Arrray）和CCPLD（CCompleex Proogrammmable Logicc Deviice）是实实现这一途径径的主流器件件，它们的特特点是直接面面向用户，具具有极大的灵灵活性和通用用性，使用方方便，硬件测测试和实现快快捷，开发效效率高，成本本低，上市时时间短，技术术维护简单，工工作可靠性好好等。FPGGA和CPLLD的应用是是

14、EDA技术术有机融合软软硬件电子设设计技术以及及对自动化设设计与自动化化实现最典型型的诠释。由由于FPGAA和CPLDD的开发工具具、开发流程程和使用方法法与ASICC有类似之处处，因此这类类器件通常也也被称为可编编程专用ICC，或可编程程ASIC。2半定制或全全定制ASIIC根据实现的工艺艺，基于EDDA设计技术术的半定制或或全定制ASSIC可统称称为掩膜（MMASK）AASIC，或或直接称ASSIC。ASIC大致分分为门阵列AASIC、标标准单元ASSIC和全定定制ASICC。门阵列ASICC门阵列芯片包括括预定制相连连的PMOSS和NMOSS晶体管行。设设计中，用户户可以借助EEDA工具

15、将将原理图或硬硬件描述语言言模型映射为为相应门阵列列晶体管配置置，创建一个个指定金属互互连路径文件件，从而完成成门阵列ASSIC开发。由由于有掩膜的的创建过程，门门阵列有时也也称掩膜可编编程门阵列（MMPGA）。但但是 MPGGA与FPGGA完全不同同，它不是用用户可编程的的，也不属于于可编程逻辑辑范畴，而是是实际的ASSIC。MPPGA出现在在FPGA之之前，FPGGA技术则源源自MPGAA。现在，AAlteraa的HarddCopy、HHardCoopy III技术可以提提供一种把FFPGA的设设计转化为结结构化ASIIC的途径。标准单元ASIIC目前大部分ASSIC是使用用库中的不同同大

16、小的标准准单元设计的的，这类芯片片一般称作基基于单元的集集成电路（CCell-bbased Integgratedd Circcuits，CBIC）。在设计者一一级，库包括括不同复杂性性的逻辑元件件：SSI逻逻辑块、MSSI逻辑块、数数据通道模块块、存储器、IIP，以及系系统级模块。库库包含每个逻逻辑单元在硅硅片级的完整整布局，使用用者只需利用用EDA软件件工具与逻辑辑块描述打交交道即可，完完全不必关心心电路布局的的细节。标准准单元布局中中，所有扩散散、接触点、过过孔、多晶通通道及金属通通道都已完全全确定。当该该单元用于设设计时，通过过EDA软件件产生的网表表文件将单元元布局块“粘贴”到芯片布

17、局局之上的单元元行上。标准准单元ASIIC设计与FFPGA设计计开发的流程程相近。全定制芯片全定制芯片中，在在针对特定工工艺建立的设设计规则下，设设计者对于电电路的设计有有完全的控制制权，如线的的间隔和晶体体管大小的确确定。该领域域的一个例外外是混合信号号设计，使用用通信电路的的ASIC可可以定制设计计其模拟部分分。3混合ASIIC混合ASIC（不不是指数模混混合ASICC）主要指既既具有面向用用户的FPGGA可编程功功能和逻辑资资源，同时也也含有可方便便调用和配置置的硬件标准准单元模块，如如CPU、RRAM、ROOM、硬件加加法器、乘法法器、锁相环环等。Xillinx、AAtmel和和Alt

18、erra公司已经经推出了这方方面的器件，如如Virteex-4系列列、Excaaliburr（含ARMM核）和Sttratixx II系列列等。混合AASIC为SSOC和SOOPC（Syystem On a Progrrammabble Chhip）的设设计实现成为为便捷的途径径。1.3 硬件件描述语言硬件描述语言HHDL是EDDA技术的重重要组成部分分，常见的HHDL主要有有VHDL、VVeriloog HDLL、ABELL、AHDLL、SysttemVerrilog和和SysteemC。其中VHDL、VVeriloog在现在EEDA设计中中使用最多，也也拥有几乎所所有的主流EEDA工具的的

19、支持。而SSystemmVerillog和SyystemCC这两种HDDL语言还处处于完善过程程中。VHDDL是作为电电子设计主流流硬件的描述述语言之一，本本书将重点介介绍它的编程程方法和使用用技术。1.3.1 硬件描述语语言VHDLLVHDL的英文文全名是VHHSIC（VVery HHigh SSpeed Integgratedd CirccuitHaardwarre Desscripttion LLanguaage），于于1983年年由美国国防防部（DODD）发起创建建，由IEEEE（Thee Insttitutee of EElectrrical and EElectrronicss E

20、ngiineerss）进一步发发展，并在11987年作作为“IEEE标标准10766”发布。从此此，VHDLL成为硬件描描述语言的业业界标准之一一。自IEEEE公布了VVHDL的标标准版本（IIEEE SStd 10076）之后后，各EDAA公司相继推推出了自己的的VHDL设设计环境，或或宣布自己的的设计工具支支持VHDLL。此后VHHDL在电子子设计领域得得到了广泛应应用，并逐步步取代了原有有的非标准硬硬件描述语言言。VHDL作为一一个规范语言言和建模语言言，随着它的的标准化，出出现了一些支支持该语言的的行为仿真器器。由于创建建VHDL的的最初目标是是用于标准文文档的建立和和电路功能模模拟，

21、其基本本想法是在高高层次上描述述系统和元件件的行为。但但到了20世世纪90年代代初，人们发发现，VHDDL不仅可以以作为系统模模拟的建模工工具，而且可可以作为电路路系统的设计计工具；可以以利用软件工工具将VHDDL源码自动动地转化为文文本方式表达达的基本逻辑辑元件连接图图，即网表文文件。这种方方法显然对于于电路自动设设计是一个极极大的推进。很很快，电子设设计领域出现现了第一个软软件设计工具具，即VHDDL逻辑综合合器，它可以以标准地将VVHDL的部部分语句描述述转化为具体体电路实现的的网表文件。1993年，IIEEE对VVHDL进行行了修订，从从更高的抽象象层次和系统统描述能力上上扩展了VHH

22、DL的内容容，公布了新新版本的VHHDL，即IIEEE标准准的10766-19933版本。现在在，VHDLL和Veriilog作为为IEEE的的工业标准硬硬件描述语言言，得到众多多EDA公司司的支持，在在电子工程领领域，已成为为事实上的通通用硬件描述述语言。现在在公布的最新新VHDL标标准版本是IIEEE 11076-22002。VHDL语言具具有很强的电电路描述和建建模能力，能能从多个层次次对数字系统统进行建模和和描述，从而而大大简化了了硬件设计任任务，提高了了设计效率和和可靠性。VHDL具有与与具体硬件电电路无关和与与设计平台无无关的特性，并并且具有良好好的电路行为为描述和系统统描述的能力

23、力，并在语言言易读性和层层次化结构化化设计方面，表表现了强大的的生命力和应应用潜力。因因此，VHDDL在支持各各种模式的设设计方法、自自顶向下与自自底向上或混混合方法方面面，在面对当当今许多电子子产品生命周周期的缩短，需需要多次重新新设计以融入入最新技术，改改变工艺等方方面都表现了了良好的适应应性。用VHHDL进行电电子系统设计计的一个很大大的优点是设设计者可以专专心致力于其其功能的实现现，而不需要要对不影响功功能的与工艺艺有关的因素素花费过多的的时间和精力力。1.3.2 硬件描述语语言的综合综合（Syntthesiss），就其字字面含义应该该为：把抽象象的实体结合合成单个或统统一的实体。因因

24、此，综合就就是把某些东东西结合到一一起，把设计计抽象层次中中的一种表述述转化成另一一种表述的过过程。对于电电子设计领域域的综合概念念可以表示为为：将用行为为和功能层次次表达的电子子系统转换为为低层次的便便于具体实现现的模块组合合装配而成的的过程。事实上，设计过过程中的每一一步都可称为为一个综合环环节。设计过过程通常从高高层次的行为为描述开始，以以最低层的结结构描述结束束，每个综合合步骤都是上上一层次的转转换。 从自然语言表述述转换到VHHDL语言算算法表述，是是自然语言综综合。 从算法表述转换换到寄存器传传输级（Reegisteer Traansferr Leveel，RTLL）表述，即即从行

25、为域到到结构域的综综合，是行为为综合。 从RTL级表述述转换到逻辑辑门（包括触触发器）的表表述，即逻辑辑综合。 从逻辑门表述转转换到版图表表述（ASIIC设计），或或转换到FPPGA的配置置网表文件，可可称为版图综综合或结构综综合。有了版图信息就就可以把芯片片生产出来了了。有了对应应的配置文件件，就可以使使对应的FPPGA变成具具有专门功能能的电路器件件。显然，综综合器就是能能够自动将一一种设计表示示形式向另一一种设计表示示形式转换的的计算机程序序，或协助进进行手工转换换的程序。它它可以将高层层次的表述转转化为低层次次的表述，可可以从行为域域转化为结构构域，可以将将高一级抽象象的电路表述述（如

26、算法级级）转化为低低一级的表述述（如门级），并并可以用某种种特定的硬件件技术实现（如如CMOS）。对设计者而言，在在高抽象层次次进行系统设设计，再利用用综合工具将将设计转化为为低层次的表表示，与直接接在低抽象层层次来设计系系统的情况相相比，类似于于一个程序员员用高级语言言编程并用编编译器将程序序编译成机器器代码和直接接用机器代码码进行编程时时的情况。前前一种情况在在于设计者可可以将精力主主要集中于系系统级问题上上，而由于不不必关心低级级层次的设计计所面临的细细节问题，在在高抽象层次次上进行设计计和编程将花花费较少的时时间和精力，并并且减少错误误的发生。另一方面，尽管管（如图1-2所示）从从表面

27、上看，VVHDL等硬硬件描述语言言综合器和软软件程序编译译器都不过是是一种“翻译器”，它们都能能将高层次的的设计表达转转化为低层次次的表达，但但它们却具有有许多本质的的区别。编译器将软件程程序翻译成基基于某种特定定CPU的机机器代码，这这种代码仅限限于这种CPPU而不能移移植，并且机机器代码不代代表硬件结构构，更不能改改变CPU的的硬件结构，只只能被动地为为其特定的硬硬件电路结构构所利用。如如果脱离了已已有的硬件环环境（CPUU），机器代代码将失去意意义。此外，编编译器作为一一种软件的运运行，除了某某种单一目标标器件，即CCPU的硬件件结构外，不不需要任何与与硬件相关的的器件库和工工艺库参与编

28、编译。因而，编编译器的工作作单纯得多，编编译过程基本本属于一种一一一对应式的的“翻译”行为。综合器则不同，同同样是类似的的软件代码（如如VHDL程程序），综合合器转化的目目标是底层的的电路结构网网表文件，这这种满足原设设计程序功能能描述的电路路结构不依赖赖于任何特定定硬件环境，因因此可以独立立地存在，并并能轻易地被被移植到任何何通用硬件环环境中，如AASIC、FFPGA等。换换言之，电路路网表代表了了特定的硬件件结构，因此此具备了随时时改变硬件结结构的依据。综综合的结果具具有相对独立立性。另一方方面，综合器器在将硬件描描述语言表达达的电路功能能转化成具体体的电路结构构网表过程中中，具有明显显的

29、能动性和和创造性，它它不是机械的的一一对应式式的“翻译”，而是根据据设计库、工工艺库以及预预先设置的各各类约束条件件，选择最优优的方式完成成电路结构的的形成。这就就是说，对于于相同的VHHDL表述，综综合器可以用用不同的电路路结构实现相相同的功能。如图1-3所示示，与编译器器相比，综合合器具有更复复杂的工作环环境，综合器器在接受VHHDL程序并并准备对其综综合前，必须须获得最终实实现设计电路路硬件特征相相关的工艺库库的信息，以以及获得优化化综合的诸多多约束条件。一一般地，约束束条件可以分分为3种，即即设计规则、时时间约束、面面积约束。通通常，时间约约束的优先级级高于面积约约束。设计优优化要求，

30、当当综合器把VVHDL源码码翻译成通用用原理图时，将将识别状态机机、加法器、乘乘法器、多路路选择器和寄寄存器等。这这些运算功能能根据VHDDL源码中的的符号，如加加减乘除。每每种运算都可可用多种方法法实现，如加加法可实现方方案有多种，有有的面积小，速速度慢；有的的速度快，面面积大。VHHDL行为描描述强调的是是电路的行为为和功能，而而不是电路如如何实现。选选择电路的实实现方案正是是综合器的任任务。综合器器选择一种能能充分满足各各项约束条件件且成本最低低的实现方案案。现在的许许多综合器还还允许设计者者指定在做映映射优化时综综合器应付出出多大“努力”；“努力”一般可分为为低、中、高高三档。图1-2

31、 编编译器和综合合功能比较 图11-3 VVHDL综合合器运行流程程需要注意的是，VVHDL（和和Verillog）方面面的IEEEE标准主要指指的是文档的的表述、行为为建模及其仿仿真，至于在在电子线路的的设计方面，VVHDL（和和Verillog）并没没有得到全面面的支持和标标准化。这就就是说，VHHDL综合器器并不能支持持标准VHDDL的全集（全全部语句程序序），而只能能支持其子集集，即部分语语句，并且不不同的VHDDL综合器所所支持的VHHDL子集也也不完全相同同。这样一来来，对于相同同VHDL源源代码，不同同的VHDLL综合器可能能综合出在结结构和功能上上并不完全相相同的电路系系统。对

32、此，设设计者应给予予充分的注意意。因此，对于不同同的综合结果果，不应对综综合器的特性性贸然作出评评价，同时在在设计过程中中，必须尽可可能全面了解解所使用的综综合工具的基基本特性。1.3.3 自顶向下设设计方法传统的电子设计计流程通常是是自底向上的的，即首先确确定构成系统统的最底层的的电路模块或或元件的结构构和功能，然然后根据主系系统的功能要要求，将它们们组合成更大大的功能块，使使它们的结构构和功能满足足高层系统的的要求。以此此流程，逐步步向上递推，直直至完成整个个目标系统的的设计。例如如，对于一般般电子系统的的设计，使用用自底向上的的设计方法，必必须首先决定定使用的器件件类别和规格格，如74系

33、系列的器件、某某种RAM和和ROM、某某类CPU或或单片机以及及某些专用功功能芯片等；然后是构成成多个功能模模块，如数据据采集控制模模块、信号处处理模块、数数据交换和接接口模块等，直直至最后利用用它们完成整整个系统的设设计。对于ASIC设设计，则是根根据系统的功功能要求，首首先从绘制硅硅片版图开始始，逐级向上上完成版图级级、门级、RRTL级、行行为级、功能能级，直至系系统级的设计计。在这个过过程中，任何何一级发生问问题，通常都都不得不返工工重来。自底向上的设计计方法的特点点是必须首先先关注并致力力于解决系统统最底层硬件件的可获得性性，以及它们们的功能特性性方面的诸多多细节问题；在整个逐级级设计

34、和测试试过程中，始始终必须顾及及具体目标器器件的技术细细节。在这个个设计过程中中的任一时刻刻，最底层目目标器件的更更换，或某些些技术参数不不满足总体要要求，或缺货货，或由于市市场竞争的变变化，临时提提出降低系统统成本，提高高运行速度等等不可预测的的外部因素，都都将可能使前前面的工作前前功尽弃。由此可见，在某某些情况下，自自底向上的设设计方法是一一种低效、低低可靠性、费费时费力，且且成本高昂的的设计方法。在电子设计领域域，自顶向下下设计方法只只有在EDAA技术得到快快速发展和成成熟应用的今今天才成为可可能。自顶向向下设计方法法的有效应用用必须基于功功能强大的EEDA工具、具具备集系统描描述、行为

35、描描述和结构描描述功能为一一体的VHDDL硬件描述述语言，以及及先进的ASSIC制造工工艺和FPGGA开发技术术。当今，自自顶向下的设设计方法已经经是EDA技技术的首选设设计方法，是是ASIC或或FPGA开开发的主要设设计手段。在EDA技术应应用中，自顶顶向下的设计计方法就是在在整个设计流流程中各设计计环节逐步求求精的过程。一一个项目的设设计过程包括括从自然语言言说明到VHHDL的系统统行为描述、系系统的分解、RRTL模型的的建立、门级级模型产生，到到最终的可以以物理布线实实现的底层电电路，就是从从高抽象级别别到低抽象级级别的整个设设计周期。后后端设计还必必须包括涉及及硬件的物理理结构实现方方

36、法和测试（仍仍然利用计算算机完成）。应用VHDL进进行自顶向下下的设计，就就是使用VHHDL模型在在所有综合级级别上对硬件件设计进行说说明、建模和和仿真测试。主主系统及子系系统最初的功功能要求在VVHDL里体体现为可以被被VHDL仿仿真程序验证证的可执行程程序。由于综综合工具可以以将高级别的的模型转化为为门级模型，所所以整个设计计过程基本是是由计算机自自动完成的。人人为介入的方方式主要是根根据仿真的结结果和优化的的指标来控制制逻辑综合的的方式和指向向。因此，在在设计周期中中，要根据仿仿真的结果进进行优化和升升级，以及对对模型及时的的修改，以改改进系统或子子系统的功能能，更正设计计错误，提高高目

37、标系统的的工作速度，减减小面积耗用用，降低功耗耗和成本等。或或者启用新技技术器件或新新的IP核。在在这些过程中中，由于设计计的下一步是是基于当前的的设计，即使使发现问题或或作新的修改改而需从头开开始设计，也也不妨碍整体体的设计效率率。此外，VVHDL优秀秀的可移植性性、EDA平平台的通用性性以及与具体体硬件结构的的无关性，使使得前期的设设计可以容易易地应用于新新的设计项目目，则项目设设计的周期可可以显著缩短短。因此，EEDA设计方方法里十分强强调将前一个个VHDL模模型重用的方方法。此外随随着设计层次次的降低，在在低级别上使使用高级别的的测试包来测测试模型也很很重要并有效效。自顶而下的设计计方

38、法能使系系统被分解为为各个模块的的集合之后，可可以对设计的的每个独立模模块指派不同同的工作小组组。这些小组组可以工作在在不同地点，甚甚至可以分属属不同的单位位，最后将不不同的模块集集成为最终的的系统模型，并并对其进行综综合测试和评评估。1.3.4 EDA技术术设计流程图1-4给出了了自顶向下设设计流程的框框图说明，它它包括以下设设计阶段：（1）提出设计计说明书，即即用自然语言言表达系统项项目的功能特特点和技术参参数等。（2）建立VHHDL行为模模型，这一步步是将设计说说明书转化为为VHDL行行为模型。在在这一项目的的表达中，可可以使用满足足IEEE标标准的VHDDL的所有语语句而不必考考虑可综

39、合性性。这一建模模行为的目标标是通过VHHDL仿真器器对整个系统统进行系统行行为仿真和性性能评估。在在行为模型的的建立过程中中，如果最终终的系统中包包括目标ASSIC或FPPGA以外的的电路器件，如如RAM、RROM、接口口器件或某种种单片机，也也同样能建立立一个完整统统一的系统行行为模型而进进行整体仿真真。这是因为为可以根据这这些外部器件件的功能特性性设计出VHHDL的仿真真模型，然后后将它们并入入主系统的VVHDL模型型中。事实上上，现在有许许多公司可提提供各类流行行器件的VHHDL模型，如如8051单单片机模型、PIC16C5X模型、80386模型等。利用这些模型可以将整个电路系统组装起

40、来。有的VHDL模型既可用来仿真，也可作为实际电路的一部分。例如，现有的PCI总线模型大多是既可仿真又可综合的。（3）VHDLL行为仿真。这这一阶段可以以利用VHDDL仿真器（如如ModellSim）对对顶层系统的的行为模型进进行仿真测试试，检查模拟拟结果，继而而进行修改和和完善。这一一过程与最终终实现的硬件件没有任何关关系，也不考考虑硬件实现现中的技术细细节，测试结结果主要是对对系统纯功能能行为的考察察，其中许多多VHDL的的语句表达主主要为了方便便了解系统在在各种条件下下的功能特性性，而不可能能用真实的硬硬件来实现。（4）VHDLL-RTL级级建模。如上上所述，VHHDL只有部部分语句集合

41、合可用于硬件件功能行为的的建模，因此此在这一阶段段，必须将VVHDL的行行为模型表达达为VHDLL行为代码（或或称VHDLL-RTL级级模型）。这这里应该注意意的是，VHHDL行为代代码是用VHHDL中可综综合子集中的的语句完成的的，即可以最最终实现目标标器件的描述述。因为利用用VHDL的的可综合的语语句同样可以以对电路方便便地进行行为为描述，而目目前许多主流流的VHDLL综合器都能能将其综合成成RTL级，乃乃至门级模型型。从第3步步到第4步，人人工介入的内内容比较多，设设计者需要给给予更多的关关注。（5）前端功能能仿真。在这这一阶段对VVHDL-RRTL级模型型进行仿真，称称为功能仿真真。尽

42、管VHHDL-RTTL级模型是是可综合的，但但对它的功能能仿真仍然与与硬件无关，仿仿真结果表达达的是可综合合模型的逻辑辑功能。（6）逻辑综合合。使用逻辑辑综合工具将将VHDL行行为级描述转转化为结构化化的门级电路路。在ASIIC设计中，门门级电路可以以由ASICC库中的基本本单元组成。（7）测试向量量生成。这一一阶段主要是是针对ASIIC设计的。FFPGA设计计的时序测试试文件主要产产生于适配器器。对ASIIC的测试向向量文件是综综合器结合含含有版图硬件件特性的工艺艺库后产生的的，用于对AASIC的功功能测试。（8）功能仿真真。利用获得得的测试向量量对ASICC的设计系统统和子系统的的功能进行

43、仿仿真。（9）结构综合合。主要将综综合产生的表表达逻辑连接接关系的网表表文件，结合合具体的目标标硬件环境进进行标准单元元调用、布局局、布线和满满足约束条件件的结构优化化配置，即结结构综合。（10）门级时时序仿真。在在这一级中将将使用门级仿仿真器或仍然然使用VHDDL仿真器（因因为结构综合合后能同步生生成VHDLL格式的时序序仿真文件）进进行门级时序序仿真，在计计算机上了解解更接近硬件件目标器件工工作的功能时时序。对于AASIC设计计，被称为布布局后仿真。在在这一步，将将带有从布局局布线得到的的精确时序信信息映射到门门级电路重新新进行仿真，以以检查电路时时序，并对电电路功能进行行最后检查。这这些

44、仿真的成成功完成称为为ASIC sign off。接接下去的工作作就可以将设设计提供给硅硅铸造生产工工序了。（11）硬件测测试。这是对对最后完成的的硬件系统（如如ASIC或或FPGA）进进行检查和测测试。与其他的硬件描描述语言相比比，VHDLL具有较强的的行为仿真级级与综合级的的建模功能，这这种能远离具具体硬件，基基于行为描述述方式的硬件件描述语言恰恰好满足典型型的自顶向下下设计方法，因因而能顺应EEDA技术发发展的趋势，解解决现代电子子设计应用中中出现的各类类问题。图1-4 自自顶向下的设设计流程1.4 EDDA技术的优优势在传统的数字电电子系统或IIC设计中，手手工设计占了了较大的比例例。

45、一般先按按电子系统的的具体功能要要求进行功能能划分，然后后对每个子模模块画出真值值表，用卡诺诺图进行手工工逻辑简化，写写出布尔表达达式，画出相相应的逻辑线线路图，再据据此选择元器器件，设计电电路板，最后后进行实测与与调试。手工工设计方法主主要有以下缺缺点。 复杂电路的设计计、调试十分分困难。 由于无法进行硬硬件系统功能能仿真，如果果某一过程存存在错误，查查找和修改十十分不便。 设计过程中产生生大量文档，不不易管理。 对于IC设计而而言，设计实实现过程与具具体生产工艺艺直接相关，因因此可移植性性差。 只有在设计出样样机或生产出出芯片后才能能进行实测。相比之下，EDDA技术有很很大不同：（1）用H

46、DLL对数字电子子系统进行抽抽象的行为与与功能描述到到具体的内部部线路结构描描述，从而可可以在电子设设计的各个阶阶段、各个层层次进行计算算机模拟验证证，保证设计计过程的正确确性，可以大大大降低设计计成本，缩短短设计周期。（2）EDA工工具之所以能能够完成各种种自动设计过过程，关键是是有各类库的的支持，如逻逻辑仿真时的的模拟库、逻逻辑综合时的的综合库、版版图综合时的的版图库、测测试综合时的的测试库等。这这些库都是EEDA公司与与半导体生产产厂商紧密合合作、共同开开发的。（3）某些HDDL语言也是是文档型的语语言（如VHHDL），极极大地简化设设计文档的管管理。（4）EDA技技术中最为瞩瞩目的功能

47、，即即最具现代电电子设计技术术特征的功能能是日益强大大的逻辑设计计仿真测试技技术。EDAA仿真测试技技术只需通过过计算机就能能对所设计的的电子系统从从各种不同层层次的系统性性能特点完成成一系列准确确的测试与仿仿真操作，在在完成实际系系统的安装后后，还能对系系统上的目标标器件进行所所谓边界扫描描测试，嵌入入式逻辑分析析仪的应用。这这一切都极大大地提高了大大规模系统电电子设计的自自动化程度。（5）无论传统统的应用电子子系统设计得得如何完美，使使用了多么先先进的功能器器件，都掩盖盖不了一个无无情的事实，即即该系统对于于设计者来说说，没有任何何自主知识产产权可言，因因为系统中的的关键性的器器件往往并非

48、非出自设计者者之手，这将将导致该系统统在许多情况况下的应用直直接受到限制制。基于EDDA技术的设设计则不同，由由于用HDLL表达的成功功的专用功能能设计在实现现目标方面有有很大的可选选性，它既可可以用不同来来源的通用FFPGA/CCPLD实现现，也可以直直接以ASIIC来实现，设设计者拥有完完全的自主权权，再无受制制于人之虞。（6）传统的电电子设计方法法自今没有任任何标准规范范加以约束，因因此，设计效效率低，系统统性能差，开开发成本高，市市场竞争能力力小。EDA技术的设设计语言是标标准化的，不不会由于设计计对象的不同同而改变；它它的开发工具具是规范化的的，EDA软软件平台支持持任何标准化化的设计语言言；它的设计计成果是通用用性的，IPP核具有规范范的接口协议议。良好的可可移植与可测测试性，为系系统开发提供供了可靠的保保证。（7）从电子设设计方法学来来看，EDAA技术最大的的优势就是能能将所有设计计环节纳入统统一的自顶向向下的设计方方案中。（8）EDA不不但在整个设设计流程上充充分利用计算算机的自动设设计能力，在在各个设计层层次上利用计计算机完成不不同内容的仿仿真模拟，而而且在系统板板设计结束后后仍可利用计计算机对硬件件系统进行完完整的测试。对于传统的设计计方法，如单单片机仿真器器的使用仅仅仅只能在最后后完成的系统统上进行局部部的软件仿真真调试