浅谈建立时间与保持时间24809.docx

《浅谈建立时间与保持时间24809.docx》由会员分享，可在线阅读，更多相关《浅谈建立时间与保持时间24809.docx（7页珍藏版）》请在淘文阁 - 分享文档赚钱的网站上搜索。

1、建立时间与与保持时间间 建建立时间（TTsu：sset uup tiime）是是指在时钟钟沿到来之之前数据从从不稳定到到稳定所需需的时间，如如果建立的的时间不满满足要求那那么数据将将不能在这这个时钟上上升沿被稳稳定的打入入触发器；保持时间间（Th：holdd timme）是指指数据稳定定后保持的的时间，如如果保持时时间不满足足要求那么么数据同样样也不能被被稳定的打打入触发器器。建立与与保持时间间的简单示示意图如下下图1所示示。图1 保持持时间与建建立时间的的示意图 在在FPGAA设计的同同一个模块块中常常是是包含组合合逻辑与时序序逻辑，为为了保证在在这些逻辑辑的接口处处数据能稳稳定的被处处理，

2、那么么对建立时时间与保持持时间建立立清晰的概概念非常重重要。下面面在认识了了建立时间间与保持时时间的概念念上思考如如下的问题题。图2 同步步设计中的的一个基本本模型 图图2为统一一采用一个个时钟的同同步设计中中一个基本本的模型。图图中Tcoo是触发器器的数据输输出的延时时；Tdeelay是是组合逻辑辑的延时；Tsettup是触触发器的建建立时间；Tpd为为时钟的延延时。如果果第一个触触发器D11建立时间间最大为TT1maxx，最小为为T1miin，组合合逻辑的延延时最大为为T2maax，最小小为T2mmin。问问第二个触触发器D22立时间T33与保持时时间T4应应该满足什什么条件，或或者是知道

3、道了T3与与T4那么么能容许的的最大时钟钟周期是多多少。这个个问题是在在设计中必必须考虑的的问题，只只有弄清了了这个问题题才能保证证所设计的的组合逻辑辑的延时是是否满足了了要求。 下下面通过时时序图来分分析：设第第一个触发发器的输入入为D1，输输出为Q11,第二个个触发器的的输入为DD2，输出出为Q2； 时时钟统一在在上升沿进进行采样，为为了便于分分析我们讨讨论两种情情况即第一一：假设时时钟的延时时Tpd为为零，其实实这种情况况在FPGGA设计中中是常常满满足的，由由于在FPPGA设计计中一般是是采用统一一的系统时时钟，也就就是利用从从全局时钟钟管脚输入的时时钟，这样样在内部时时钟的延时时完全

4、可以以忽略不计计。这种情情况下不必必考虑保持持时间，因因为每个数数据都是保保持一个时时钟节拍同同时又有线线路的延时时，也就是是都是基于于CLOCCK的延迟迟远小于数数据的延迟迟基础上，所所以保持时时间都能满满足要求，重重点是要关关心建立时时间，此时时如果D22的建立时时间满足要要求那么时时序图应该该如图3所所示。 从图中可以以看出如果果：T-Tcoo-TdeelayT3即： Tddelayy T-Tco-T3那么就满足足了建立时时间的要求求，其中TT为时钟的的周期，这这种情况下下第二个触触发器就能能在第二个个时钟的升升沿就能稳稳定的采到到D2，时时序图如图图3所示。 图3 符合合要求的时时序图

5、 如如果组合逻逻辑的延时时过大使得得T-Tcco-TddelayyT3这也就是要要求的D22的建立时时间。 从从上面的时时序图中也也可以看出出，D2的的建立时间间与保持时时间与D11的建立与与保持时间间是没有关关系的，而而只和D22前面的组组合逻辑和和D1的数数据传输延延时有关，这这也是一个个很重要的的结论。说明明了延时没没有叠加效效应。 第第二种情况况如果时钟钟存在延时时，这种情情况下就要要考虑保持持时间了，同同时也需要要考虑建立立时间。时时钟出现较较大的延时时多是采用用了异步时时钟的设计计方法，这这种方法较较难保证数数据的同步步性，所以以实际的设设计中很少少采用。此此时如果建建立时间与与保

6、持时间间都满足要要求那么输输出的时序序如图5所所示。图5 时钟钟存在延时时但满足时时序 从从图5中可可以容易的的看出对建建立时间放放宽了Tppd，所以以D2的建建立时间需需满足要求求：TpdTT-Tcoo-T2mmaxT3 由由于建立时时间与保持持时间的和和是稳定的的一个时钟钟周期，如如果时钟有有延时，同同时数据的的延时也较较小那么建建立时间必必然是增大大的，保持持时间就会会随之减小小，如果减减小到不满满足D2的的保持时间间要求时就就不能采集集到正确的的数据，如如图6所示示。 这这时即T（Tpdd+TTTco-TT2minn）T4 即即TcoT2miin-TppdTT4 从从上式也可可以看出如

7、如果Tpdd0也就就是时钟的的延时为00那么同样样是要求TTcoTT2minnT4，但但是在实际际的应用中中由于T22的延时也也就是线路路的延时远远远大于触触发器的保保持时间即即T4所以以不必要关关系保持时时间。图6 时钟钟存在延时时且保持时时间不满足足要求 综综上所述，如如果不考虑虑时钟的延延时那么只只需关心建建立时间，如如果考虑时时钟的延时时那么更需需关心保持持时间。下下面将要分分析在FPPGA设计计中如何提提高同步系系统中的工工作时钟。 如何提高高同步系统统中的工作作时钟 从从上面的分分析可以看看出同步系系统时对DD2建立时时间T3的的要求为：T-Tcoo-T2mmaxT3 所所以很容易

8、易推出TT3+Tco+T2maax,其中中T3为DD2的建立立时间Tsset，TT2为组合合逻辑的延延时。在一一个设计中中T3和TTco都是是由器件决决定的固定定值，可控控的也只有有T2也就就时输入端端组合逻辑辑的延时，所所以通过尽尽量来减小小T2就可可以提高系系统的工作作时钟。为为了达到减减小T2在在设计中可可以用下面面不同的几几种方法综综合来实现现。通过改变走走线的方式式来减小延延时 以以alteera的器器件为例，我我们在quuartuus里面的的timiing cclosuure ffloorrplann可以看到到有 很多多条条块块块，我们可可以将条条条块块按行行和按列分分，每一个个条

9、块代表表1个LAAB，每个个LAB里里 有8个个或者是110个LEE。它们的的走线时延延的关系如如下：同一一个LABB中（最快快） 同列或者者同行 不同行行且不同列列。 我们们通过给综综合器加适适当的约束束（约束要要适量，一一般以加55%裕量较较为合适，比比如电路 工作在1100Mhhz，则加加约束加到到105MMhz就可可以了，过过大的约束束效果反而而不好，且且极大增加加综合时间间）可以将将相关的逻逻辑在布线线时尽量布布的靠近一一点，从而而减少走线线的时延。 通过拆分分组合逻辑辑的方法来来减小延时时 由由于一般同同步电路都都不止一级级锁存（如如图8），而而要使电路路稳定工作作，时钟周周期必须

10、满满足最大延延时要求，缩缩短最长延延时路径，才才可提高电电路的工作作频率。如如图7所示示：我们可可以将较大大的组合逻逻辑分解为为较小的几几块，中间间插入触发发器，这样样可以提高高电路的工工作频率。这这也是所谓谓“流水线”（pippelinning）技技术的基本本原理。 对对于图8的的上半部分分，它时钟钟频率受制制于第二个个较大的组组合逻辑的的延时，通通过适当的的方法平均均分配组合合逻辑，可可以避免在在两个触发发器之间出出现过大的的延时，消消除速度瓶瓶颈。图7 分割割组合逻辑辑图8 转移移组合逻辑辑 那么在设设计中如何何拆分组合合逻辑呢，更更好的方法法要在实践践中不断的的积累，但但是一些良良好的设计计思想和方方法也需要要掌握。我我们知道，目目前大部分分FPGAA都基于44输入LUUT的，如如果一个输输出对应的的判断条件件大于四输输入的话就就要由多个个LUT级级联才能完完成，这样样就引入一一级组合逻逻辑时延，我我们要减少少组合逻辑辑，无非就就是要输入入条件尽可可能的少，这这样就可以以级联的LLUT更少少，从而减减少了组合合逻辑引起起的时延。