K11第5章中央处理器.ppt

《K11第5章中央处理器.ppt》由会员分享，可在线阅读，更多相关《K11第5章中央处理器.ppt（149页珍藏版）》请在淘文阁 - 分享文档赚钱的网站上搜索。

1、第5章中央处理器（CPU）第5章中央处理器（CPU）5.1控制器的基本概念5.2时序系统与控制方式5.3指令的执行过程5.4微程序控制原理5.5微程序设计举例5.6硬布线控制器5.7流水线处理技术1第5章中央处理器（CPU）5.1控制器的基本概念5.1.1控制器的功能5.1.2控制器的基本组成5.1.3控制器的实现方法控制器是计算机的控制和指挥中心，它负责对指令进行译码，产生一系列控制信号，指挥和协调计算机各部件工作。2第5章中央处理器（CPU）5.1.1控制器的功能1）操作控制功能2）指令顺序控制功能3）时序控制功能4）对异常和某些请求的处理功能（1）异常（2）中断（3）DMA请求或其它主控

2、设备的总线请求3第5章中央处理器（CPU）5.1.2控制器的组成4第5章中央处理器（CPU）1）指令部件（1）程序计数器PCPC是用来提供下一条要执行的指令的地址在程序顺序执行时，由PC自动增1功能提供下一条指令的地址。（2）指令寄存器IRIR用来存放当前从主存中取出的指令。指令存放于IR中，直到被下一条取出的指令所取代。5第5章中央处理器（CPU）（3）指令译码器IDID的功能是对存放IR中的操作码进行译码。经ID输出的一系列控制电位反映该指令的操作性质。（4）地址形成部件地址形成部件的功能是根据指令的寻址方式，形成有效地址。有效地址地址寄存器AR(操作数的地址)有效地址PC(跳转的目标地址

3、)6第5章中央处理器（CPU）2）时序部件n时序部件是用来产生机器中的各种时序信号，对各种操作实施时间上的控制。（1）脉冲源脉冲源是机器的主频信号，为机器提供时间基准。它由外接高稳定度的晶体振荡器产生，具有一定占空比。例如：占空比1/37第5章中央处理器（CPU）（2）启停线路开放和封锁脉冲，控制时序信号的发生和停止；保证起动时输出的第一个脉冲和停止时的最后一个脉冲都是完整的。（3）节拍信号发生器节拍信号分为节拍电位和节拍脉冲节拍电位：用于控制数据通路中代码的传送或数据的运算。节拍脉冲(工作脉冲）：用于寄存器接收代码的选通信号。8第5章中央处理器（CPU）3）微操作信号发生器（时序控制信号形成

4、部件）根据指令操作码译码结果和时序信号及状态标志，产生各种操作控制信号，以便正确地建立数据通路，完成取指令和执行指令的控制。通常把许多寄存器之间传送信息的通路，称为“数据通路”。4）中断控制逻辑中断控制逻辑是用来控制中断处理的硬件逻辑，对于某些外部中断的处理，需要外部中断逻辑配合完成。9第5章中央处理器（CPU）5.1.3控制器的实现方法n硬布线控制器根据译出的指令各字段的含义，并结合当前工作状态及时序信号，由组合逻辑电路形成微操作控制信号。n微程序控制器以存储逻辑取代组合逻辑，根据指令操作码的译码转向控制存储器取出对应的微程序，由微指令提供微操作控制信号。10第5章中央处理器（CPU）5.2

5、时序系统与控制方式5.2.1时序系统5.2.2时序控制方式11第5章中央处理器（CPU）5.2.1时序系统n计算机的协调动作需要时间标志，而时间标志是用时序信号来体现的。1）指令周期和机器周期（1）指令周期完成一条指令所有操作所需要的时间，称为指令周期。指令周期通常用若干机器周期(CPU周期)表示。指令周期长短不同。12第5章中央处理器（CPU）（2）机器周期为了便于对执行时间各不相同的指令进行控制，一般根据指令的操作性质和控制功能，将各指令分成一些基本操作，每一条指令由若干个不同的基本操作组成，对每一个基本操作规定一个基本时间称为机器周期。不同机器周期完成不同的操作。在时序系统中设置一组周期

6、状态触发器，以标志不同的机器周期。任一时序只允许其中的一个触发器为1，以表明CPU当前所处的机器周期。13第5章中央处理器（CPU）2）节拍电位和工作脉冲（1）节拍电位一个机器周期内要完成若干个微操作，这些微操作有的可以同时进行，有的则按先后次序串行执行。每个微操作都需要一定的时间，因此需要将一个机器周期分为若干相等的时间段，每一个时间段，用一个电平信号宽度对应，称为节拍电位。节拍电位作为开门/关门控制信号。14第5章中央处理器（CPU）（2）工作脉冲用于同步触发器的翻转。如：运算结果打入、周期切换。一个节拍内可以设置一个或几个工作脉冲。工作脉冲一般处于节拍后部（节拍脉冲）。若机器周期由时钟组

7、成，脉冲的前沿将运算结果打入寄存器，后沿实现周期切换。时钟电位作为开门/关门控制信号。15第5章中央处理器（CPU）节拍电位和工作脉冲配合关系16第5章中央处理器（CPU）3）总线周期n完成一次总线操作所需的时间称为总线周期。n总线周期与机器周期的区别在于总线周期是根据要求出现的。n例如：8086基本的总线周期17第5章中央处理器（CPU）4）多级时序系统（1）三级时序信号间的关系这些时序信号将参与形成各种微操作命令。机器周期节拍工作脉冲18第5章中央处理器（CPU）（2）时钟周期的时序系统19第5章中央处理器（CPU）5.2.2时序控制方式nCPU的控制方式包含时序控制方式和指令执行控制方式

8、。n形成控制不同操作序列的时序信号的方法，称为时序控制方式，其实质反映了时序信号的定时方式。1）同步控制方式固定时序控制。受事先确定的时序信号所控制。每个时序信号的结束意味一个微操作的完成，随即开始进行后继的微操作。20第5章中央处理器（CPU）同步控制方式可选取的三种方案：（1）定长机器周期（2）不定长机器周期。（3）中央控制与局部控制结合。n同步控制方式的特点设计简单，容易实现影响指令的执行速度21第5章中央处理器（CPU）2）异步控制方式n每条指令、每个操作控制信号需要多少时间就占用多少时间。当控制器发出某一操作控制信号后，等待执行部件完成操作后发回“回答”信号，再开始新的操作。没有统一

9、的时钟，各功能部件拥有各自的时序信号。n异步控制方式的特点没有时间上的浪费，提高了机器的效率；分散控制，比较复杂。22第5章中央处理器（CPU）3）联合控制方式n同步控制和异步控制相结合的方式。n大部分操作序列安排在固定的机器周期中，对某些时间难以确定的操作则以执行部件的“回答”信号作为本次操作的结束。例如CPU访问主存时，依靠其送来的“READY”信号作为读写周期的结束。n常用：部件内同步，部件间异步23第5章中央处理器（CPU）5.3指令的执行过程5.3.1CPU的基本功能元素5.3.2指令执行的基本过程5.3.3指令执行的微操作序列24第5章中央处理器（CPU）5.3.1CPU的基本功能

10、元素逻辑函数启动信号二进制存储位元读写1）门n实现逻辑功能，采用电位控制数据流，无记忆功能2）存储位元n存储一位数据的元件，采用脉冲打入数据，有记忆功能25第5章中央处理器（CPU）例如：26第5章中央处理器（CPU）5.3.2指令执行的基本过程nCPU的工作过程就是执行指令序列的过程。1）取指令2）分析指令（1）指令译码产生微操作控制信号（2）计算操作数的有效地址（3）取操作数对于分页式或分段式存储器结构需要将有效地址与段或页基址组合形成物理地址送主存取出操作数。3）执行指令4）响应中断或DMA请求27第5章中央处理器（CPU）PC28第5章中央处理器（CPU）5.3.3指令执行的微操作序列

11、n从指令的微操作序列说明一条指令的执行过程。n微操作序列是与CPU的内部数据通路密切相关。指令格式加法指令完成的功能：(rs1)+disp)+(rs)rd(rd、rs为同一R）设加法指令采用四个机器周期(每个机器周期包含T1、T2）：取指、计算有效地址、取数、运算及送结果操作码rs、rdrs1（源1）Imm（disp）29第5章中央处理器（CPU）30第5章中央处理器（CPU）31第5章中央处理器（CPU）1）取指PCAB访存控制命令ADS=1（T1周期）、M/IO=1、W/R=0DBIRPC+12）计算有效地址送AR，即(rs1)+dispARrs1GR、(rs1)ALU、dispALU“+

12、”ALUAR32第5章中央处理器（CPU）3）取数ARAB访存控制命令ADS=1（T1周期)、M/IO=1、W/R=0DBDR4）运算及送结果、置状态标志rs、rdGR、(rs)ALU、DRALU“+”ALUGR、置N、Z、V、C标志33第5章中央处理器（CPU）JCA1）取指(PC)AB访存控制命令ADS=1（T1周期）、M/IO=1、W/R=0DBIR(PC)+12）分析执行Ifc=0thenendIfc=1thenPCALU、dispALU“+”ALUPC34第5章中央处理器（CPU）5.4微程序控制原理5.4.1微程序控制的基本概念5.4.2实现微程序控制的基本原理5.4.3微指令编码

13、法5.4.4微程序流的控制5.4.5微指令格式及执行方式5.4.6微程序设计技术的应用35第5章中央处理器（CPU）5.4.1微程序控制的基本概念1）微命令和微操作控制部件通过控制线向执行部件发出各种控制命令，通常把这种控制命令叫做微命令，它构成控制序列的最小单位。执行部件接受微命令后所进行的操作，称为微操作，它是最基本的、不可再分解的操作。相容性的微操作：指在同一个微周期内可以并行执行的微操作。（相容性微命令)互斥性的微操作：指不能在同一个微周期内并行执行的操作。（互斥性微命令）36第5章中央处理器（CPU）2）微指令和微地址在一个微周期中，一组实现一定操作功能的微命令的组合，构成一条微指令

14、（控制字）。微指令组成操作控制字段：用来发出管理和指挥全机工作的工作信号。位信息为“1”时，表示发出微命令；位信息为“0”时，表示不发微命令。顺序控制字段（下址字段）：用来控制产生下一条微指令的地址。微指令存放在控制存储器中，存放微指令的控制存储器的单元地址称为微地址。37第5章中央处理器（CPU）3）微周期（机器周期或节拍）从控存中读取一条微指令并执行相应的一组微命令所需的全部时间4）微程序一条机器指令的功能是用许多条微指令组成的序列来实现的，这个微指令序列称为微程序。38第5章中央处理器（CPU）微程序控制计算机涉及两个层次传统机器层:机器指令工作程序主存储器微程序层：微指令微程序控制存储

15、器39第5章中央处理器（CPU）5.4.2实现微程序控制的基本原理1）微程序实现加法指令设ALU能进行+、-、四种运算40第5章中央处理器（CPU）加法指令对应控制信号的序号n用4个机器周期完成，每个机器周期用一条微指令产生微操作命令。取指微指令的微命令序号：1、3、5、21、22、23计算有效地址微指令的微命令序号：4、8、10、13、19取数微指令的微命令序号：6、20、21、22、23运算及送结果微指令的微命令序号：9、11、12、13、1741第5章中央处理器（CPU）微指令格式12232435操作控制字段顺序控制字段(PC)ABALUPCW/R设控存容量为4K字42第5章中央处理器（

16、CPU）微程序流程图的表示43第5章中央处理器（CPU）2）微程序控制器基本工作原理44第5章中央处理器（CPU）n工作过程:执行取指公共操作（0#单元开始）形成微程序入口地址MAR从CM中取微指令IR：产生一组微命令控制有关操作,通过微地址形成部件形成下址下址MAR重复3）、4）直到机器指令的微程序执行完毕。返回到取指微程序的入口，重复上述过程，直到整个程序执行完毕。45第5章中央处理器（CPU）3）时序信号的形成（1）二分频电路及节拍电位、工作脉冲的产生CPT2CLKCLK246第5章中央处理器（CPU）（2）打入脉冲的形成n方法一：控制信号“与”CP47第5章中央处理器（CPU）n方法二

17、：直接用CP48第5章中央处理器（CPU）（3）特殊控制信号的产生n例如：ADS49第5章中央处理器（CPU）（4）访存需要等待的处理方法50第5章中央处理器（CPU）5.4.3微指令编码法n微指令编码是指对操作控制字段的编码。n实质：在微指令中如何组织微命令。n典型的微指令编译法有:1）直接控制法2）最短字长编码法3）字段直接编码法4）字段间接编码法5）常数源字段E51第5章中央处理器（CPU）1）直接控制法n操作控制字段中的每一位代表一个微命令。优点：简单直观，其输出直接用于控制，并行性强，速度快。缺点：微指令字较长，因而使控制存储器容量较大。52第5章中央处理器（CPU）2）最短字长编码

18、法n所有微命令统一编码，每条微指令只定义一个微命令。Llog2n优点：微指令字最短。缺点：译码复杂，不能充分利用硬件的并行性，微程序长，速度慢，对要求同时动作的组和性微操作无法实现。53第5章中央处理器（CPU）3）字段直接编码法n把一组互斥性的微命令信号组成一个字段，然后通过字段译码器对每一个微命令信号进行译码，译码输出作为操作控制信号。54第5章中央处理器（CPU）优点：用较少的二进制信息位表示较多的微命令信号。缺点：使微程序的执行速度减慢。n例如：3位二进制位译码后可表示7个微命令，4位二进期位译码后可表示15个微命令。55第5章中央处理器（CPU）n例题：某运算器数据通路如图。指出哪些

19、微操作是互斥的，哪些是相容的。分别用直接控制法和字段直接编译法设计适合该运算器的微指令格式中的操作控制字段。n解：互斥微操作：IRA、R1A、R2A、R3A互斥；R1B、R2B、R3B互斥；+、-、M互斥。相容微操作：A选通门的任一个微操作与B选通门的任一个微操作相容；LDR1、LDR2、LDR3相容。56第5章中央处理器（CPU）57第5章中央处理器（CPU）直接控制法操作控制字段：58第5章中央处理器（CPU）n字段直接编码法操作控制字段ALUBUSLDR1LDR2LDR3123211100无01+10-11M000无001IRA010R1A011R2A100R3A00无01R1B10R2

20、B11R3B59第5章中央处理器（CPU）4）字段间接编码法n一个字段的某些编码不独立地定义某些微命令，而与其他字段联合定义。60第5章中央处理器（CPU）n例如：有一ALU，它能完成8种不同的算术运算和8种不同的移位运算，用1位字段指示是算术运算还是移位运算，3位字段指示是8种操作中的某一种。5）常数源字段En通常把直接控制法与字段编码法相混合使用，以便能综合考虑微指令字长、灵活性和执行微程序速度等方面的要求。n目标：减少微指令字长，增强微操作的并行性。61第5章中央处理器（CPU）5.4.4微程序流的控制1）微程序入口地址的形成nOP微程序入口地址一级功能转换机器指令的OP位数、位置固定（

21、定长、定位置）二级功能转换同类机器指令的OP位数、位置固定，不同类机器指令的OP位数、位置不固定MAPROM机器指令的OP位数、位置不固定（变长、变位置）62第5章中央处理器（CPU）（1）一级功能转换OP与入口地址的部分位相对应。l000OPB设OP以4位二进制编码表示：MOV0000000BADD0000001BSUB0001111B63第5章中央处理器（CPU）lOP111BMOV0000111BADD0001111BSUB1111111B64第5章中央处理器（CPU）（2）二级功能转换按指令类型标志转换-区分指令类各类按OP转换-形成入口地址（3）采用映像存储器MAPROM（2716）

22、65第5章中央处理器（CPU）2）后继微地址的形成（1）增量方式n顺序执行：后继微地址由现行微地址加上一个增量来产生。n非顺序执行：由转移逻辑产生一个转移微地址。n顺序执行的微指令序列必须安排在控制存储器的连续单元中。nPC作为：微地址寄存器微程序计数器66第5章中央处理器（CPU）增量方式67第5章中央处理器（CPU）n增量方式的基本特点：微指令的顺序控制字段较短，仅起选择作用。微程序转移很不灵活性，使得微程序在控制存储器中的物理空间分配困难。68第5章中央处理器（CPU）（2）增量与下址字段结合方式n微指令顺序控制部分分成：转移控制字段BCF转移地址字段BAFn当微程序转移时，将BAF送微

23、程序计数器(PC)，否则顺序执行下一条微指令(PC加1)。69第5章中央处理器（CPU）70第5章中央处理器（CPU）（3）多路转移方式（断定方式）n一条微指令具有多个转移分支的能力称为多路转移。当微程序不产生分支时，后继微地址直接由微指令的下址字段给出；当微程序出现分支时，有若干“后选”微地址可供选择。n下址字段由两部分组成：非测试段：由设计者指定，一般为微地址的高位。测试段：根据有关状态位的测试确定后继微地址，一般为微地址低位部分。71第5章中央处理器（CPU）n测试段有1位标志，可实现微程序2路转移；n测试段有2位标志，可实现微程序4路转移。实现两路转移实现四路转移实现三路转移72第5章

24、中央处理器（CPU）3）微程序定序器Am291073第5章中央处理器（CPU）I3I0功能2无条件转至微程序入口（/MAP=0）。3若/CC=0，则下条微指令地址来自当前微指令的下址字段（/PL=0）；若/CC=1，则顺序执行（来自PC）。4进栈且条件装入计数器。把下条微指令的地址压入微堆栈，若/CC=0，则把当前微指令的下址字段内容装入计数器，然后顺序执行。8重复循环。前提：已使用4号命令，循环首址压入微堆栈，循环次数装入计数器。若R/C0，则R/C减1，微堆栈栈顶的内容作为下条微指令的地址。若R/C=0，则（SP）-1SP（弹栈），顺序执行下条微指令。14无条件顺序执行（来自PC）。153

25、路转移。前提同8号。F、D（/PL=0）、PC若R/C0，则R/C减1：若/CC=0，弹栈，选择PC；若/CC=1，选择F（栈顶）。若R/C=0，弹栈：若/CC=0，选择PC；若/CC=1，后继微指令地址来自当前微指令的地址字段。74第5章中央处理器（CPU）5.4.5微指令格式及执行方式1）微指令格式n水平型微指令一次能定义并执行多个并行操作微命令的微指令，称为水平型微指令。n垂直型微指令控制字段的设置采用编码法，由微操作码规定微指令的功能，称为垂直型微指令。垂直型微指令的结构类似于机器指令的结构。它有操作码，在一条微指令中只有1-2个微操作命令，每条微指令的功能简单。它是采用较长的微程序结

26、构去换取较短的微指令结构。75第5章中央处理器（CPU）（3）水平与垂直的比较:水平特征垂直特征不编码高度编码控制字段多位微指令字较短高度并行并行能力差硬件细节观点硬件总体观点编程困难编程容易很少或没有控制逻辑复杂的控制逻辑执行快执行慢实现一条机器指令对应的微程序短实现一条机器指令对应的微程序长优化性能优化编程76第5章中央处理器（CPU）2）微指令的执行方式n取微指令-从控存中取出n执行微指令-执行规定的各个操作执行方式：串行方式并行方式执行过程（1）串行方式l取微指令和执行微指令是顺序进行。l在一条微指令取出并执行之后，才能取下一条微指令。77第5章中央处理器（CPU）取微指令阶段：CM工

27、作，数据通路等待执行微指令阶段：CM空闲，数据通路工作78第5章中央处理器（CPU）（2）并行方式l在执行当前微指令的同时，预取下一条微指令。79第5章中央处理器（CPU）5.4.6微程序设计技术的应用1）计算机功能固件化n硬件的固件化计算机中凡具有逻辑控制功能的部件皆可固件化，例如：微程序控制器。n软件的固件化用微程序实现操作系统的内核；提供对高级语言支持；用微程序实现嵌入主机系统的专用设备。例如：驱动程序以固件而不是用软件实现。80第5章中央处理器（CPU）2）微程序仿真n使用微程序在一台机器上执行原本为另一类机器编写的程序，以支持用户程序由一种计算机移植到另一种计算机上。例如:Syste

28、m/370仿真IBM1401宿主机目标机宿主机提供二种工作方式：l本机方式l仿真方式81第5章中央处理器（CPU）3）动态微程序设计n静态微程序设计微程序设计完毕，不允许也不便于改变，这样的设计称静态微程序设计（CM使用ROM，指令系统是固定的）n动态微程序设计在一台微程序控制的计算机中，若能根据用户的要求改变微程序，那么这台机器就具有动态微程序设计功能。（CM使用WCM）82第5章中央处理器（CPU）动态微程序设计的应用系统设计人员完成两套可供切换的微程序，例如：l一套用于科学计算的指令系统l另一套用于数据处理的指令系统本机指令系统中保留的供扩充指令的操作码或未定义操作码，由用户来定义。83

29、第5章中央处理器（CPU）5.5微程序设计举例5.5.1系统构成5.5.2微指令格式5.5.3微程序设计84第5章中央处理器（CPU）85第5章中央处理器（CPU）5.5.1系统构成n53条指令已实现11条未实现指令的操作码为：D4、D8、DC、E0、E4、E8、EC、F0、F4、F8、FC（最低二位用于选择C、Z、V、S四个标志作为判断条件）。这11条指令的微程序入口地址为：100h、110h、120h、130h、140h、150h、160h、170h、180h、190h、1A0h。86第5章中央处理器（CPU）硬件构成以位片式器件Am2901、Am2910作为核心部件1）运算器n4片Am2

30、901、1片Am2902构成16位数据处理单元。nSTR：运算结果状态寄存器IB7IB6IB5IB4IB3IB2IB1IB0CZVSINTE P2P1P087第5章中央处理器（CPU）n4片Am2901中的16个4位寄存器构成16个16位寄存器R0R15及16位乘商寄存器Q（Q与其他寄存器联成32位寄存器，用于乘除运算）R0R3、R7R15：作为通用寄存器R4：作为SPR5：作为PCR6：作为IP（指令当前地址，与已增量的PC不同）88第5章中央处理器（CPU）nAm2901的数据输入端D来源：来自DB（从M或I/O设备取操作数）IR的地址码字段STRn运算结果送：内部RAR或DB设置STR8

31、9第5章中央处理器（CPU）nSTR的输入：运算结果设置弹栈恢复nSTR的输出：IB组织/CC条件90第5章中央处理器（CPU）2）控制器n1片Am2910微程序定序器、7片6116（2K*8）与2片2716ROM（共2048个字）组成控存、56位微指令寄存器、16位指令寄存器、2片2716（2K*8）MAPROM组成。n微码装入：91第5章中央处理器（CPU）n两个地址计数器的作用：第一个计数器是由三个4位计数器组成，初值为0，每来一次工作脉冲使其计数一次。计数器输出：作为控存RAM写入单元地址；作为读ROM芯片的高9位地址。ROM的低2位地址Y1、Y0由第二个计数器提供，该计数器每计满4次

32、，第一个计数器计数一次。由Y1、Y0的4个状态可获得LRCP0LRCP3。Y11由0变1（211=2048），结束微码装入操作。92第5章中央处理器（CPU）n微控存的地址来源：Am2910的Y9Y0存储器的地址寄存器（低10位）计数器输出nAm2910的D的来源/MAP作为MAPROM的选通信号/PL选中下址作为D的输入/VECT选中接收内部总线的IB90SmuxY1193第5章中央处理器（CPU）3）主存储器n4K字EPROM(2片2732)n2K字RAM(2片6116)4）总线n地址总线（16位）：接受来自地址寄存器的值，地址寄存器接受来自运算器的结果输出。送主存、接口、控存（LDMC）

33、94第5章中央处理器（CPU）n数据总线（16位）：IB、DB两者间通过双向三态门，由/MIO和/WE控制。IB的输入来源：16个开关输入数据或地址、运算器输出、DB、中断向量寄存器、状态寄存器、IR的低位字节IB输出至：运算器的D输入端、DB、IR、送往可写控存的16位写入寄存器（4次）、Am2910的10位地址输入端。95第5章中央处理器（CPU）5.5.2微指令格式采用水平型微指令格式。微指令字长56位：10位下址字段、3位备用、43位控制字段。B55B54B53B52B51B50B49B4810位下址字段B47B46B45B44B43B42B41B40备用Am2910命令码I3-I0B

34、39B38B37B36B35B34B33B32SCCSC备用状态位产生SST给出2910的/CC的选择码96第5章中央处理器（CPU）B31B30B29B28B27B26B25B24/MIOI8I7I6REQI5I4I3B23B22B21B20B19B18B17B16/WEI2I1I0A口地址B15B14B13B12B11B10B9B8B口地址SCiSSHB7B6B5B4B3B2B1B0SADC1SBDC2SA=0：A口地址来自微码SB=0：B口地址来自微码SA=1：A口地址来自IR3-0SB=1：B口地址来自IR7-497第5章中央处理器（CPU）SCC/CC01012345SC=0SC=0

35、SC=0SC=0/FS1/FS2/FS3/WAIT23456SC=1SC=1SC=1SC=1/C/Z/V/S/INTSCC/CC7IR10801234567/C/Z/V/SCZVS返回98第5章中央处理器（CPU）SSTCZVS0CZVS1CYF=0OVF32IB7IB6IB5IB430ZVS41ZVS5RAM0ZVS6RAM3ZVS7Q0ZVS返回99第5章中央处理器（CPU）返回100第5章中央处理器（CPU）SCiCin00112C3TCLK左移右移SSHRAM0Q0RAM3Q3000X0X01CXCX10Q3/F3CYRAM011XXF3或OVRAM0返回101第5章中央处理器（CPU

36、）返回102第5章中央处理器（CPU）返回103第5章中央处理器（CPU）5.5.3微程序设计104第5章中央处理器（CPU）以7条指令为例1）ADD、SUB、MOV（DR）+（SR）DR（DR）-（SR）DR（SR）DR1510987430OP不用DRSR105第5章中央处理器（CPU）106第5章中央处理器（CPU）2）JPCND1510987430OPCND不用不用ADRJPCND功能：当条件满足时ADRPCCND测试条件码OP0=1OP0=000CC=1转移C=0转移01ZZ=1转移Z=0转移10VV=1转移V=0转移11SS=1转移S=0转移107第5章中央处理器（CPU）JP（双字

37、）1510987430OP不用不用不用ADRJP功能：ADRPC108第5章中央处理器（CPU）109第5章中央处理器（CPU）3）CALL（双字）1510987430OP不用不用不用ADRCALL功能：（SP）-1SP，（PC）(SP)，ADRPC110第5章中央处理器（CPU）111第5章中央处理器（CPU）4）乘法指令MUL150987430OP不用不用SR无符号乘（R1）*（SR）R0R1112第5章中央处理器（CPU）113第5章中央处理器（CPU）5.6硬布线控制器5.6.1硬布线控制器与微程序控制器的比较5.6.2硬布线控制器设计步骤114第5章中央处理器（CPU）n共同点基本功

38、能都是依据当前正在执行的指令和它所处的执行步骤，形成并提供处在这一时刻整机各部件所需要的控制信号。组成部分都有程序计数器PC，指令寄存器IR，时序电路。都分成几个执行步骤完成每一条指令的具体功能。5.6.1硬布线控制器与微程序控制器的比较115第5章中央处理器（CPU）n不同点指令执行步骤的控制方法不同硬布线控制器是用节拍发生器指明指令执行步骤（机器周期、节拍、工作脉冲）微程序控制器是通过微指令地址的衔接区分指令执行步骤（微周期）提供微操作控制信号的方案不同硬布线控制器是用组合逻辑门电路直接提供控制计算机各功能部件协同运行所需的控制信号微程序控制器控制信号是以微程序的方式存放在控制存储器中，控

39、制信号从控制存储器中读出，并经过一个微指令寄存器送到被控制部件。116第5章中央处理器（CPU）硬布线控制器微程序控制器结构不规整、设计与实现复杂结构规整、设计与实现简单不易修改和扩充可修改性，易于实现系列产品运行速度快运行速度慢特点比较117第5章中央处理器（CPU）5.6.2硬布线控制器设计步骤1）时序系统2）拟定指令流程（以机器周期为线索、以指令为线索）3）列出微操作时间表(电位型微命令、脉冲型微命令）4）综合分析，归纳出产生每个微命令的条件，写出每个微命令的逻辑表达式，并进行化简。5）实现电路118第5章中央处理器（CPU）5.7流水线处理技术n对于指令的执行，CPU可有三种控制方式：

40、顺序方式、重叠方式及流水线方式。5.7.1重叠控制和先行控制5.7.2流水线工作原理119第5章中央处理器（CPU）5.7.1重叠控制和先行控制1）顺序执行和重叠控制（1）顺序执行n顺序执行方式是指各指令间顺序串行执行，执行完第k条指令后，方可取出第k+1条指令分析、执行。nT=3nt，T=（t取指+t分析+t执行）取指K分析K执行K取指K+1分析K+1执行K+1120第5章中央处理器（CPU）（2）重叠控制一次重叠n一次重叠执行方式是把执行第k条指令与取第k+1条指令同时进行。nT=（2*n+1）t取指K分析K执行K取指K+1分析K+1执行K+1取指K+2分析K+2执行K+2121第5章中央

41、处理器（CPU）二次重叠n二次重叠执行方式是把取第k+1条指令提前到与分析第k条指令同时进行，分析第k+1条指令与执行第k条指令同时进行。nT=（n+2）t取指K分析K执行K取指K+1分析K+1执行K+1取指K+2分析K+2执行K+2122第5章中央处理器（CPU）n二次重叠执行方式必须有独立的取指部件、指令分析部件和指令执行部件。n解决访问内存冲突一般采用三种方法：设置彼此独立编址的指令存储器和数据存储器，并规定执行指令的结果只写到通用寄存器。采用多体交叉存储结构，一个读周期同时可以访问多个存储单元。采用先行控制技术，进行指令预取。123第5章中央处理器（CPU）2）先行控制n在CPU内部设

42、置指令队列缓冲器及相应的预取指令计数器、队列控制逻辑等，就可以预先将内存中的指令取到队列缓冲器中，这样“取指k+1”只需将第k+1条指令由指令队列缓冲器取到指令分析部件，无需访问内存。n指令预取得以实现的原因是指令的执行阶段比分析阶段运行使用的时间长，在执行k和分析k+1同时进行时，当k+1已分析完成，k执行还未完成，此时若存储器空闲，就可进行指令的预取。124第5章中央处理器（CPU）n在先行控制下的一次重叠执行方式是把一条指令的执行过程分为“分析”和“执行”二个子过程。nT=t分析1+MAXt分析i+t执行i-1+t执行n（i=2n）执行K分析K+1分析K执行K+1分析K+2执行K+2t1

43、t2125第5章中央处理器（CPU）n使各阶段的专用控制部件不间断的工作。T=t分析1+t执行i（i=1n）执行K分析K+1分析K执行K+1分析K+2执行K+2分析K+2126第5章中央处理器（CPU）5.7.2流水线工作原理1）流水线概念n流水线技术是将一个重复的处理过程分解为m个复杂程度大致相同，处理时间大致相同的子过程，每一个子过程由一个独立的功能部件完成。处理对象在实现各子过程的功能部件连成的通路上连续流动，在同一时间，m个部件同时进行不同的操作完成对不同的指令或数据，不同子过程的处理。这种并行处理是通过各功能部件在时间上的重叠实现的。127第5章中央处理器（CPU）n流水线方式与顺序

44、工作方式相比，硬件设备增加量少，只是将完成各子过程的功能部件分开，但效率却相当于m套顺序处理设备的并行工作结果。128第5章中央处理器（CPU）n如果将一条指令的执行过程分解为取指令、指令译码、取操作数和执行四个子过程，每一过程对应的部件的输出端皆有一个锁存器，使对应的四个部件相互独立工作。n设各部件的执行时间分别为t1、t2、t3、t4，且t1=t2=t3=t4=t，则执行指令的速度是顺序执行的4倍。129第5章中央处理器（CPU）时空图若部件并行工作，可采用时空图描述。横坐标表示时间，也就是输入到流水线中各个任务在流水线中所经过的时间，当各任务执行时间都相等时，横坐标被分割成相等长度的时间

45、段纵坐标表示空间，也就是流水线的各个子过程(也称为功能段)。130第5章中央处理器（CPU）2）流水线分类（1）按照流水线使用的级别分类n一个计算机系统可以在不同的并行等级上采用流水线技术功能部件级(运算操作流水线)指令级(指令流水线)处理器级-又称为宏流水线，是指程序步骤的并行。131第5章中央处理器（CPU）指令流水线是一种将每条指令分解为多个子过程，并让各子过程操作重叠，从而实现n条指令并行处理的技术。例如：80486CPUPF预取级D1译码级D2译码级EX执行级WB写回级132第5章中央处理器（CPU）运算操作流水线在指令流水线的每一个部件内部还可以采用流水线来实现。例如：浮点加法器流

46、水线133第5章中央处理器（CPU）（2）按照功能分类n单功能流水线:只能完成一种固定的功能。实现多种不同功能，可采用多条单功能流水线。n多功能流水线多功能流水线是指流水线的各段可以进行不同的连接，在不同时间内或在同一时间内，通过不同连接方式实现不同的功能。134第5章中央处理器（CPU）（3）按工作方式分类n静态流水线在某一时刻，只允许一个功能通过流水线单功能流水线一定是静态流水线静态多功能流水线从一种功能方式变为另一种，需要先排空流水线。n动态流水线允许几个功能同时通过流水线。动态流水线一定是多功能流水线。135第5章中央处理器（CPU）（4）按流水线结构分类n线性流水线设过程T被分成m个

47、子过程，可表达为：T=T1，T2，Tm，各子过程之间有一定的优先关系：若ij，则必须在Ti完成以后，Tj才能开始执行。具有这样线性优先关系的流水线称为线性流水线。n非线性流水线除有串行连接的通路外，还有反馈回路，某些功能段要反复多次使用。136第5章中央处理器（CPU）3）衡量流水线性能的主要参数吞吐率、加速比、效率（1）吞吐率TPn吞吐率是指单位时间内流水线所完成的任务数量或输出的结果数量。n：任务数Tn：完成n个任务所需的时间。137第5章中央处理器（CPU）n若流水线包括m个子过程，其中第i个子过程流过对应功能部件的时间为ti实际吞吐率最大吞吐率1138第5章中央处理器（CPU）n当流水

48、线中各功能段的执行时间不完全相等时，吞吐率主要是由流水线中执行时间最长的那个功能段来决定，这个功能段就成了整个流水线的“瓶颈”。n解决瓶颈问题：采取将“瓶颈”部分再细分重复设置瓶颈段，使多个瓶颈段并行工作139第5章中央处理器（CPU）n设流水线中各功能段的执行时间相等皆为t最大吞吐率TPmax=1/t实际吞吐率TP=n/mt+（n-1）t=TPmax/1+（m1）/n140第5章中央处理器（CPU）（2）加速比Sn加速比是指顺序方式完成n个任务所需的时间与采用流水方式后完成n个任务所需的时间之比。n设流水线包括m个子过程，且各子过程的执行时间相等，皆为t，则：S顺序完成n个任务所需的时间/流

49、水完成n个任务占用的时间nmt/mt+（n-1）tnm/m+（n-1）m/1+（m-1）/nn当n很大时，Sm，即在理想情况下，流水线处理机的加速比等于流水线所包括的子过程数。141第5章中央处理器（CPU）（3）效率En流水线的效率是指流水线各段的设备利用率。E=n个任务占用的时空区/m个流水段的总的时空区=To/（mTn）To：n个任务占用的时空区即是顺序执行n个任务所使用的总的时间Tn：流水线完成n个任务所用的时间mTn：m段流水线完成n个任务的总的时空区。142第5章中央处理器（CPU）n设流水线中各功能段的执行时间相等皆为tE=mnt/m（m+n-1）t=n/（m+n-1）n提高流水

50、线的效率就是要求流水线连续不间断地流动，尽量减少流动间断时间。143第5章中央处理器（CPU）4）流水线处理中的技术问题（1）资源相关（结构相关）n指当有多条指令进入流水线后在同一机器周期内争用同一功能部件所发生的冲突。n解决资源相关的方法暂停流水线重复设置被争用的功能部件。144第5章中央处理器（CPU）（2）数据相关n所谓数据相关是指第K+1条指令的操作数的地址是第k条指令保存结果的地址。a.存储器数据相关b.寄存器数据相关解决方法后推法设置相关的数据通路改变流水顺序-异步流动145第5章中央处理器（CPU）（3）控制相关（转移相关）n当流水线遇到分支指令或其它会改变程序计数器PC值的指令