北航电子电路设计数字部分实验报告.doc

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1、北航电子电路设计数字局部实验报告电子电路设计数字局部实验报告 学 院：姓名：实验一 简单组合逻辑设计 实验内容 描绘一个可综合的数据比拟器，比拟数据a 、b的大小，假设一样，那么给出结果1，否那么给出结果0。实验仿真结果 实验代码 主程序 module pare(equal,a,b); input7:0 a,b; output equal; assign equal=(ab)?1:0; endmodule 测试程序 module t; reg7:0 a,b; reg clock,k; wire equal; initial begin a=0; b=0; clock=0; k=0; end a

2、lways #50 clock = clock; always (posedge clock) begin a0=$random2; a1=$random2; a2=$random2; a3=$random2; a4=$random2; a5=$random2; a6=$random2; a7=$random2; b0=$random2; b1=$random2; b2=$random2; b3=$random2; b4=$random2; b5=$random2; b6=$random2; b7=$random2; end initial begin #100000 $s;end pare

3、m(.equal(equal),.a(a),.b(b); endmodule 实验二 简单分频时序逻辑电路的设计 实验内容 用always块和(posedge clk)或(negedge clk)的构造表述一个1/2分频器的可综合模型，观察时序仿真结果。实验仿真结果 实验代码 主程序 module half_clk(reset,clk_in,clk_out); input clk_in,reset; output clk_out; reg clk_out; always(negedge clk_in) begin if(!reset) clk_out=0; else clk_out=clk_o

4、ut; end endmodule 测试程序 timescale 1ns/100ps define clk_cycle 50 module ; reg clk,reset; wire clk_out; always #clk_cycle clk=clk; initial begin clk=0; reset=1; #10 reset=0; #110 reset=1; #100000 $s; end half_clk m0(.reset(reset),.clk_in(clk),.clk_out(clk_out); endmodule 实验三 利用条件语句实现计数分频时序电路 实验内容 利用10M

5、Hz的时钟，设计一个单周期形状的周期波形。实验仿真结果 实验代码 主程序 module fdivision(RESET,F10M,out); input F10M,RESET; output out; reg out; reg7:0 i; always (posedge F10M) if(!RESET) begin outy) begin tmp=_; _=y; y=tmp; end endtask endmodule 测试局部1 timescale 1ns/100ps include “main7.v“ module task_; reg7:0a,b,c,d; wire7:0ra,rb,rc

6、,rd; initial begin a=0;b=0;c=0;d=0; repeat(50) begin #100 a=$random255; b=$random255; c=$random255; d=$random255; end #100 $s; end rank rank(.ra(ra),.rb(rb),.rc(rc),.rd(rd),.a(a),.b(b),.c(c),.d(d); endmodule 主程序2 module rank(a,rst,clk,ra,rb,rc,rd); output7:0ra,rb,rc,rd; input7:0a; input clk,rst; reg

7、7:0ra,rb,rc,rd; reg7:0va,vb,vc,vd; reg3:0i; always(posedge clk or negedge clk) begin if(!rst) begin va=0; vb=0; vc=0; vd=0; i=0; end else begin if(iy) begin tmp=_; _=y; y=tmp; end endtask endmodule 测试局部2 timescale 1ns/100ps include “main7_other.v“ module task_; reg7:0a; wire7:0ra,rb,rc,rd; reg clk,r

8、st; initial begin a=0; rst=0; clk=0; #50 rst=1; #100 a=8$random; #100 a=8$random; #100 a=8$random; #100 a=8$random; #100 a=8$random; #100 a=8$random; #100 a=8$random; #100 a=8$random; #100 $s; end always #100 clk=clk; rank rank(.a(a),.rst(rst),.clk(clk),.ra(ra),.rb(rb),.rc(rc),.rd(rd); endmodule 实验八

9、 利用有限状态机进展时序逻辑的设计 实验目的 设计一个串行数据检测器。要求连续四个或四个以上为1 时输出1，其他输入情况下为0.实验仿真结果 实验代码 主程序 module seqdet(_,z,clk,rst,state); input _,clk,rst; output z; output2:0 state; reg2:0 state; wire z; parameter IDLE=d0,A=d1,B=d2,C=d3,D=d4; assign z=(state=D_=1)?1:0; always(posedge clk) if(!rst) begin state0) begin count

10、10) begin count10) begin count20) begin count20) begin count30) begin count3=count3-1; if(switch2=b0(state1=3b010|state2=3b010) begin light2=b0; state3=state3_down; end end else state3=state3_down; state3_down: begin light2=b0; count_3=3b0; state3=state3_start; end state3_up: begin light2=b1; state3

11、=state3_work; end default: state3=state3_start; endcase endmodule 测试程序 timescale 100ns/10ns module test_light_All; reg clk10,rst; reg2:0 up,down; wire2:0 swh; wire2:0 light; parameter HALF_PERIOD = 5; always #HALF_PERIOD clk10=clk10; initial begin clk10 = 0; rst = 1; up = 3b000;down = 3b000; #1 rst

12、= 0; #10 rst = 1; #100 up = 3b001; down = 3b000; #500 up = 3b010; down = 3b100; #600 up = 3b011; down = 3b010; #30 up = 3b010; #80 up = 3b011; #900 up = 3b010; down = 3b001; #500 up = 3b; down = 3b001; #600 up = 3b000; down = 3b; #80 down = 3b111; #30 down = 3b; #100 up = 3b011; down = 3b010; #500 u

13、p = 3b100; down = 3b; #500 up = 3b; down = 3b000; #600 up = 3b010; down = 3b110; #100 up = 3b111; down = 3b001; #20_up = 3b000; down = 3b000; #1000 $s; end assign swh = up | down; light_All m5(clk10,rst,swh,light); endmodule 总结 通过Verilog实验，可以让我们理解示范实验中的每一条语句，然后进展功能仿真可以加深我们对Verilog的理解，让我们对教师课堂上所讲的知识点

14、有一个更加深化的理解，解决了很多我们在课堂学习中所不能解决的问题，比方阻塞赋值和非阻塞赋值的实验，就可以让我们更加清楚明白的理解阻塞赋值和非阻塞赋值的区别，防止了课堂讲解的难于理解，同时也加深了我们对这个知识点的记忆。通过做这些实验，可以让我们掌握根本组合逻辑电路的实现方法和生成方法，掌握测试模块的编写方法，掌握各种不同的语句在时序模块设计中的使用，理解Verilog语言中不同实现方法的区别，比方阻塞赋值和非阻塞赋值的区别，比方assign和always两种组合电路实现方法的区别，让我们可以学习测试模块的编写、综合和不同层次的仿真，可以通过综合和布局布线理解不同层次仿真的物理意义，让我们更加完好的理解Verilog,让我们更加深化的理解我们所学到的知识，并学以所用，可以设计比拟简单的程序以实现预期的功能。第 4 页 共 4 页