组成原理第3章1.ppt

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1、本章主要讨论：本章主要讨论：运算器组成及运算方法运算器组成及运算方法控制器组成及设计控制器组成及设计数据通路结构数据通路结构主机与外设的连接主机与外设的连接指令的执行过程指令的执行过程CPUCPU组成组成CPUCPU工作原理工作原理 第第 3 3 章章 CPUCPU子系统子系统3.1 3.1 概述概述3.1.1 CPU3.1.1 CPU的基本组成的基本组成1.1.运算部件（在概论中已简单介绍过）运算部件（在概论中已简单介绍过）（1 1）输入逻辑）输入逻辑 选择器或暂存器，选择两个操作数参选择器或暂存器，选择两个操作数参加运算。加运算。（2 2）ALUALU 完成算术、逻辑运算，可以有一个或多完

2、成算术、逻辑运算，可以有一个或多个，功能可以从简单到复杂。个，功能可以从简单到复杂。（3 3）输出逻辑）输出逻辑 移位器和多路选择器，完成对运算结果的移位移位器和多路选择器，完成对运算结果的移位和选择接收部件。和选择接收部件。2.2.寄存器组寄存器组 CPUCPU中暂时存放信息的部件中暂时存放信息的部件 （1 1）通用寄存器组）通用寄存器组 CPUCPU通过程序可以访问的寄存器通过程序可以访问的寄存器，用来存放操作，用来存放操作数、运算结果、地址指针，也可用作基址、变址寄数、运算结果、地址指针，也可用作基址、变址寄存器、计数器等。由存器、计数器等。由D D触发器或触发器或RAMRAM构成，可以

3、是单构成，可以是单口或双口。口或双口。（2 2）暂存器）暂存器 CPUCPU不能通过程序访问的一种寄存器，不能通过程序访问的一种寄存器，用用来临时存放某些中间信息，如来自主存或写入来临时存放某些中间信息，如来自主存或写入主存的信息。主存的信息。（3 3）指令寄存器（）指令寄存器（IRIR）存放当前正在执行的指令。存放当前正在执行的指令。指令寄存器的内容是产生微命令的主要逻指令寄存器的内容是产生微命令的主要逻辑依据。为支持流水线操作，可以设置指令队辑依据。为支持流水线操作，可以设置指令队列、指令栈。列、指令栈。（4 4）程序计数器（）程序计数器（PCPC）存放下条指令的地址。存放下条指令的地址。

4、PCPC也叫指令计数器，也叫指令计数器，PCPC的内容的内容指示指令指示指令在主存中的位置。在主存中的位置。在完成取指后在完成取指后PCPC的内容加的内容加1 1或加或加2 2、加、加4 4，和指令字长有关。，和指令字长有关。（5 5）程序状态字寄存器（）程序状态字寄存器（PSWPSW）PSWPSW的内容的内容指示程序运行方式，反映程序指示程序运行方式，反映程序运行结果。运行结果。包括特征位和编程设定位两部份。包括特征位和编程设定位两部份。例：某机的例：某机的PSWPSW格式如下：格式如下：工作方式工作方式 优先级优先级 T N Z V CT N Z V C15 12 11 8 7 6 5 4

5、 3 2 1 015 12 11 8 7 6 5 4 3 2 1 01 1）条件码（反映程序运行结果）条件码（反映程序运行结果）C=1 C=1 进位进位 V=1 V=1 溢出溢出 Z=1 Z=1 结果为结果为0 0 N=1 N=1 结果为负结果为负2 2）跟踪标志跟踪标志 为程序查错设置的为程序查错设置的断点标志断点标志T T，T=1T=1,执行跟踪程执行跟踪程序。序。3 3）优先级）优先级 为现行程序赋予优先级别，为现行程序赋予优先级别，以决定是否响应外以决定是否响应外部中断请求。部中断请求。程序优先级高于外部优先级，程序优先级高于外部优先级，不响应；不响应；程序优程序优先级低于外部优先级，

6、可响应。先级低于外部优先级，可响应。4 4）工作方式）工作方式 规定程序的特权级。规定程序的特权级。用户方式：禁止程序执行某些指令，用户方式：禁止程序执行某些指令，核心方式：允许程序执行所有指令。核心方式：允许程序执行所有指令。（6 6）地址寄存器（）地址寄存器（MARMAR）存放存放CPUCPU访问主存的单元地址，访问主存的单元地址，可以是指可以是指令地址、数据地址、地址指针。字长覆盖寻令地址、数据地址、地址指针。字长覆盖寻址范围。址范围。（7 7）数据缓冲寄存器（）数据缓冲寄存器（MBRMBR、MDRMDR）存放存放CPUCPU写入主存或从主存读出的信息。写入主存或从主存读出的信息。字长满

7、足一次可从主存读出的信息位数。字长满足一次可从主存读出的信息位数。MARMAR和和MBRMBR是连接是连接CPUCPU和主存的桥梁，对用和主存的桥梁，对用户是透明的，不能通过程序访问。户是透明的，不能通过程序访问。3.3.微命令产生部件微命令产生部件产生全机所需的各种微命令产生全机所需的各种微命令微命令：微命令：控制最基本的操作控制最基本的操作(微操作微操作)的的命令，不能再分解的最小的命令。命令，不能再分解的最小的命令。微微命命令令产产生生部部件件是是控控制制器器的的核核心心部部件件，分分为为组组合合逻逻辑辑电电路路和和专专门门的的存存储储逻逻辑辑（微微程程序）两大类。序）两大类。4.4.时

8、序系统时序系统 控制操作时间和操作时刻的部件控制操作时间和操作时刻的部件 时时序序系系统统包括时钟源、机器周期触发器、节拍电位发生器及启停控制电路等，用用来来产产生生各各级级时序信号。时序信号。5.CPU5.CPU内部的数据通路结构内部的数据通路结构 CPUCPU内内部部连连接接ALUALU、寄寄存存器器等等部部件件的的总总线线，有有单单总总线线、双双总总线线、多多总总线线几几种种。如如图图3-3,3-43-3,3-4。现现在在的的CPUCPU更更复复杂杂，有有指指令令栈栈，操操作作数数栈栈，控控存存，CACHECACHE，多个运算部件。多个运算部件。数据通路结构数据通路结构影响程序的执行速度

9、。影响程序的执行速度。3.1.2 3.1.2 时序控制方式时序控制方式 即时序信号与计算机操作之间的关系，即时序信号与计算机操作之间的关系，可分为可分为同步、异步、联合控制。同步、异步、联合控制。1.1.同步控制同步控制 定义：定义：各项操作受统一的时序信号控制。各项操作受统一的时序信号控制。特点：时钟周期作为基本的时序单位，时间固定，特点：时钟周期作为基本的时序单位，时间固定，各步操作的衔接、各部件之间的数据传送受严格同各步操作的衔接、各部件之间的数据传送受严格同步定时控制。步定时控制。时序信号决定操作持续的时间。时序信号决定操作持续的时间。优缺点：优缺点：时序关系简单，时序划分规整时序关系

10、简单，时序划分规整;实实现控制简单，控制逻辑易于集中，设计方便现控制简单，控制逻辑易于集中，设计方便,时间安排不合理。时间安排不合理。应用场合：用于应用场合：用于CPUCPU内部、设备内部、系统内部、设备内部、系统总线操作总线操作(各挂接部件速度相近，传送时间各挂接部件速度相近，传送时间确定，传送距离较近确定，传送距离较近)。2.2.异步控制异步控制 定义：定义：各项操作按不同需要安排时间，各项操作按不同需要安排时间，不受统一时序控制。不受统一时序控制。例：异步传送操作例：异步传送操作 主设备：主设备：申请并掌握总线权的设备。申请并掌握总线权的设备。特特点点：无无统统一一时时钟钟周周期期划划分

11、分，各各操操作作间间的的衔衔接接和和各各部件之间的信息交换采用异步应答方式。部件之间的信息交换采用异步应答方式。从设备：从设备：响应主设备请求的设备。响应主设备请求的设备。总线总线主主从从发发/接接接接/发发 主设备获得总线控制权主设备获得总线控制权 操作流程：操作流程：主设备询问从设备主设备询问从设备 主设备发送主设备发送/接收数据接收数据 主设备释放总线控制权主设备释放总线控制权 从设备准备好？从设备准备好？YN主设备输出端与总线连接主设备输出端与总线连接主设备输出端与总线断开主设备输出端与总线断开优缺点：优缺点：时间安排紧凑、合理；控制复杂。控制逻时间安排紧凑、合理；控制复杂。控制逻辑不

12、易于集中，不便于管理。辑不易于集中，不便于管理。应应用用场场合合：用用于于异异步步总总线线操操作作(各各挂挂接接部部件件速速度度差差异大，传送时间不确定，传送距离较远异大，传送时间不确定，传送距离较远)。3.3.同步控制在实际应用中的方式的变化同步控制在实际应用中的方式的变化(1)(1)不同指令安排不同的时钟周期数不同指令安排不同的时钟周期数指令周期长度可变，时钟周期长度不变。指令周期长度可变，时钟周期长度不变。(2)(2)总线周期中插入延长周期总线周期中插入延长周期经总线传送一次数据所用的时间经总线传送一次数据所用的时间(送地址、读送地址、读/写写)。总线周期长度可变，时钟周期长度不变。总线

13、周期长度可变，时钟周期长度不变。例例:一个总线周期包含一个总线周期包含4个时钟周期个时钟周期总线周期总线周期(4T)时钟时钟T1T3T2T4送地址送地址读读/写数据写数据结束结束同步方式同步方式时钟时钟T1T3T2T4T4Tw送地址送地址读读/写数据写数据结束结束总线周期总线周期(5T)扩展同步方式扩展同步方式(3)(3)同步方式引入异步应答同步方式引入异步应答以固定时钟周期作为时序基础，引入应答思想。图以固定时钟周期作为时序基础，引入应答思想。图3-7所示。所示。例例:8088:8088最大模式，用一根总线请求最大模式，用一根总线请求/应答线实现总应答线实现总线权的转移。线权的转移。设备请求

14、设备请求总线权总线权RQ/GTRQ/GTCPUCPU使用使用总线总线CPUCPU使用使用总线总线CPUCPU使用使用总线总线设备使用设备使用总线总线设备设备设备设备CPUCPUCPUCPU响应，总响应，总线权交设备线权交设备CPUCPU设备释放设备释放总线权总线权CPUCPU设备设备若干时钟若干时钟若干时钟若干时钟3.1.3 3.1.3 控制器的分类控制器的分类 按照微命令的形成方式，可将控制器划分为按照微命令的形成方式，可将控制器划分为组组合逻辑控制器和微程序控制器两大类。合逻辑控制器和微程序控制器两大类。1.1.组合逻辑控制器组合逻辑控制器 采用组合逻辑控制方式采用组合逻辑控制方式,用组合

15、逻辑电路（硬连用组合逻辑电路（硬连线）产生微命令的控制器。线）产生微命令的控制器。组组合合逻逻辑辑控控制制器器的的基基本本组组成成如如图图3-83-8所所示示。由由微微命命令令产产生生部部件件、时时序序系系统统、指指令令部部件件、程程序序状状态态字字寄寄存器存器等部件组成。(如总线控制,中断控制,控制台)。组合逻辑控制器的基本组成组合逻辑控制器的基本组成+1微命令微命令发生器发生器微命令序列微命令序列I/OI/O状态状态控制台信息控制台信息运行状态运行状态译译码码.PSWPSW 时序时序 IRIR地址形成地址形成PCPCD寻寻来自来自M送送M或或ALU送送M 2.2.微程序控制器微程序控制器

16、采采用用微微程程序序控控制制方方式式,用用存存放放在在控控制制存存储储器中的微指令产生微命令的控制器。器中的微指令产生微命令的控制器。微微程程序序控控制制器器的的基基本本组组成成如如图图3-93-9所所示示。也也是是由由时时序序系系统统、指指令令部部件件、程序状态字寄存器和微微命命令令产产生生部部件件组成。但微微命命令令产产生生部部件件又又由由控控制制存存储储器器CMCM（高高速速ROMROM）、微微指指令令寄寄存存器器及及译译码码器器、微微地地址址寄寄存存器器、微微地地址址形形成电路组成。成电路组成。微程序控制器的基本组成微程序控制器的基本组成微地址微地址形成电路形成电路IRPSWPC微地址

17、寄存器微地址寄存器AR控制存储器（控制存储器（CM）译码器译码器微命令序列微命令序列微命令字段微命令字段 微地址字段微地址字段IR时序部件时序部件3.1.4CPU与与外部设备的信息交换外部设备的信息交换 在在设设计计CPUCPU时时，要要考考虑虑主主机机和和外外设设的的连连接方式和接方式和CPUCPU对信息传送的控制方式。对信息传送的控制方式。连接方式：连接方式：辐射型、总线型、通道型辐射型、总线型、通道型 信信息息传传送送的的控控制制方方式式：直直接接程程序序传传送送、程程序序中中断断传传送送、直直接接存存储储器器访访问问方方式式（简简称称DMADMA）。）。1.1.主机和外设的连接方式主机

18、和外设的连接方式 （1 1）辐射型）辐射型 早早期期采采用用辐辐射射型型，如如图图3-10(a)3-10(a)所所示示，速速度度快快，结构零乱，不易扩展、管理。结构零乱，不易扩展、管理。主机主机I/OI/OI/OI/OI/OI/O主机主机接口接口接口接口I/OI/OI/OI/OI/OI/O现在接口采用星型式，便于扩展。现在接口采用星型式，便于扩展。如图如图3-10（b）所示：）所示：（2 2）总线型）总线型总线型连接如图总线型连接如图3-10(c)3-10(c)特特点点:结结构构规规整整，简简单单，便便于于管管理理，易易于于扩扩展展。在在微微小小机机中中广广泛泛使使用用，CPUCPU总总线线（

19、前前端端总总线线），PCIPCI(外外设设互互连连)、PCI E、ISA(ISA(工工业业标标准准)，EISAEISA，USB(USB(串行通用串行通用)，AGP(AGP(加速图形处理加速图形处理)。主机主机接口接口接口接口 I/OI/O I/OI/O总线总线 （3 3）通道型）通道型I/OI/O主机主机通道通道通道通道I/OI/OI/OI/OI/OI/O 如图如图3-10(d)3-10(d)，总线和星型结合，适用总线和星型结合，适用于外设数量多，信息流量大，于外设数量多，信息流量大，可使可使CPUCPU和多和多台外设台外设并行工作。并行工作。2.2.信息传送控制方式信息传送控制方式 (1)(

20、1)直接程序传送方式直接程序传送方式 用用I/OI/O指令编程实现信息传送。指令编程实现信息传送。外设状态外设状态完成一次完成一次工作工作空闲空闲工作工作结束结束启动启动调用完调用完再请求再请求000001011010空闲空闲：调用前，：调用前，设备不工作；设备不工作；结束结束：调用后，：调用后，设备完成工作。设备完成工作。如图如图3-113-11所示所示在接口中设在接口中设置置状态字状态字表表示这些状态。示这些状态。查询流程查询流程启动外设启动外设外设准备好？外设准备好？N NY Y输入输入/输出操输出操作作优缺点优缺点:硬件简单硬件简单,容易实容易实现；实时处理能现；实时处理能力差力差,并

21、行程度低。并行程度低。应用场合应用场合:图图3-12查询流程查询流程 对对CPUCPU效率要求不高的场合，或诊断、调效率要求不高的场合，或诊断、调试过程。试过程。(2)(2)程序中断传送方式程序中断传送方式 1 1）中断的引入）中断的引入查询：查询：程序程序并行操作并行操作主机主机外设外设空闲空闲启动启动等待等待工作工作程序程序交换数据交换数据中断：中断：主机主机程序程序外设外设空闲空闲启动启动工作工作程序程序请求请求中断程序中断程序交换数据交换数据程序程序 2)2)定义：定义：CPUCPU暂时中止现行程序的执行，暂时中止现行程序的执行，转去执行为某个随机事态服务的处理程序，转去执行为某个随机

22、事态服务的处理程序，处理完后自动返回原程序继续执行。处理完后自动返回原程序继续执行。CPUCPU内设置允许中断标志内设置允许中断标志=1=1 允许响应中断允许响应中断（开中断）（开中断）=0=0 不允许响应中断不允许响应中断（关中断）（关中断）开中断开中断一条指令结束一条指令结束时有中断请求？时有中断请求？N NY Y继续原程序继续原程序启动外设启动外设执行中断执行中断服务程序服务程序继续原程序继续原程序响应响应返回返回 3 3）中断流程）中断流程 CLI CLI；请求请求关中断，初始化关中断，初始化 启动启动；启动设备启动设备响应响应返回返回例例:PC:PC系列机系列机允许中断位允许中断位I

23、F=IF=0 0 关中断关中断1 1 开中断开中断 STI STI；开中断开中断 4 4）程序组织）程序组织图图3-13程序中断方式的程序组织程序中断方式的程序组织 5 5）硬件设置）硬件设置响应响应逻辑逻辑CPUCPU禁止禁止/允许设备请求允许设备请求设备工作完成设备工作完成判优判优逻辑逻辑请求请求逻辑逻辑屏蔽屏蔽逻辑逻辑非屏蔽非屏蔽CPUCPU送屏蔽字送屏蔽字(动态改变设备优先级动态改变设备优先级)设备提出请求设备提出请求判别设备优先级判别设备优先级CPUCPU响应请求，并转相响应请求，并转相应服务程序入口应服务程序入口注意区分注意区分CPUCPU对请求的屏蔽和对请求的响应对请求的屏蔽和对

24、请求的响应。送屏蔽字送屏蔽字开开/关中断关中断 6)6)优缺点优缺点:实时处理能力强实时处理能力强(能处理随机事件能处理随机事件),),主机主机和外设并行程度高。和外设并行程度高。硬件较复杂硬件较复杂,切换程序需要一定的时间。切换程序需要一定的时间。7 7）应用场合）应用场合:用用于于中中、低低速速I/OI/O操操作作(如如鼠鼠标标,键键盘盘,打打印印机机,显显示示器器等等中中、低低速速I/OI/O设设备备)或或处处理理复复杂杂随机事态随机事态(软件故障软件故障,硬件故障硬件故障,实时控制实时控制)。软硬件共同完成中断功能。软硬件共同完成中断功能。(3)(3)直接存储器存取直接存储器存取(DM

25、A)(DMA)方式方式 1 1）定义）定义 直接依靠硬件实现主存与直接依靠硬件实现主存与I/OI/O间的数据传送，间的数据传送，传送期间不需传送期间不需CPUCPU干预。干预。2)2)特点特点:A:A）在）在I/OI/O与主存与主存之间之间，而不是，而不是I/OI/O与与CPUCPU或或I/OI/O与主机与主机之间传送数据之间传送数据,传输速度快，传输速度快，传送操作简单，系统效率更高。传送操作简单，系统效率更高。B B）早期由早期由CPUCPU控制传送；控制传送；现现在由在由DMADMA控制器控制器控控制传送，制传送，DMADMA控制器接管总线权，传送完毕再控制器接管总线权，传送完毕再交还总

26、线权。交还总线权。C C）传送期间只要传送期间只要CPUCPU不访存，可并行操作。不访存，可并行操作。D D）传送前和传送后需要程序干预。传送前和传送后需要程序干预。3 3）DMADMA工作过程工作过程分三个阶段：分三个阶段：程序做准备：程序做准备：主程序实现初始化。主程序实现初始化。DMADMA传送：传送：硬件实现主存与硬件实现主存与I/OI/O间的数据传间的数据传送。送。善后处理善后处理：中断处理程序：中断处理程序判断传送的正误。判断传送的正误。4 4）应用场合）应用场合 用于高速外设数据用于高速外设数据传送传送、大批量数据采集、大批量数据采集和动态和动态RAMRAM的的刷新刷新。5 5）

27、DMADMA与中断的与中断的比较比较：相同点：相同点：都能响应随机请求；可实现主机和外都能响应随机请求；可实现主机和外设并行操作。设并行操作。不同点：不同点：A A）DMADMA不占用不占用CPUCPU，不需要保护断点不需要保护断点和现场和现场,也不需要恢复；也不需要恢复；B B）CPUCPU在机器周期末响应在机器周期末响应DMADMA请求（请求（CPUCPU在指令在指令周期末响应中断请求）；周期末响应中断请求）；C C）DMADMA用硬件实现高速、简单用硬件实现高速、简单I/OI/O传送传送（中断中断用程序实现中、低速用程序实现中、低速I/OI/O传送传送）；D D）DMADMA不能不能处理

28、复杂处理复杂事态（中断可以）；事态（中断可以）；E E）处理处理DMADMA请求要进行请求要进行总线权切换总线权切换。（处理中。（处理中断请求要进行断请求要进行程序切换）。程序切换）。3.2算术、逻辑算术、逻辑运算部件运算部件以加法器为核心以加法器为核心,增加一些部件构成具有增加一些部件构成具有多种算术、逻辑运算功能的多种算术、逻辑运算功能的ALUALU。字长。字长N N位，需位，需要要N N位全加位全加器。器。3.2.1 3.2.1 加法单元（简介）加法单元（简介）如图如图3-16 3-16 所示所示,3,3个输入个输入,两个输出。两个输出。和的逻辑表达式如式和的逻辑表达式如式3-1:3-1

29、:进位的逻辑表达式如式如式3-2:如采用反变量输入如采用反变量输入,可有式可有式 3-33-3和式和式3-43-4。全加器电路如图全加器电路如图3-17,3-17,表达式不唯一表达式不唯一,电路电路也不唯一也不唯一,可根据需要进行选择。可根据需要进行选择。3.2.2 3.2.2 并行加法器与进位逻辑结构并行加法器与进位逻辑结构 由由N N个个全全加加器器可可组组成成字字长长N N位位的的并并行行加加法法器器,对对两两个个N N位位二二进进制制数数相相加加。在在并并行行加加法法器器中中,影影响响加加法法器器速速度度的的主主要要因因素素是是进进位位传传递递速速度度,这依赖于进位传递逻辑电路这依赖于

30、进位传递逻辑电路,也叫进位链。也叫进位链。（1 1）串行进位链）串行进位链 （2 2）并行进位链）并行进位链 （3 3）组内并行、组间串行进位链）组内并行、组间串行进位链 （4 4）组内并行、组间并行进位链）组内并行、组间并行进位链1.进位的基本逻辑进位的基本逻辑CiAiBi(AiBi)Ci-1令令:GiAiBiPiAiBi有有:CiGiPiCi-1Gi称为第称为第i位的位的进位产生函数进位产生函数,或本地进或本地进位位,绝对进位绝对进位;Pi称为称为进位传递函数进位传递函数或叫进位传递条件或叫进位传递条件,PiCi-1称为传送进位称为传送进位或条件或条件进位。进位。2.串行进位串行进位C1G

31、1P1C0C2G2P2C1C3G3P3C2CnGnPnCn-1 高位进位的形成依赖低位进位，高位进位的形成依赖低位进位，串行进位串行进位的并行加法器的逻辑结构如图的并行加法器的逻辑结构如图3-183-18所示。所示。3.3.并行进位并行进位使用代入规则使用代入规则;C1G1P1C0C2G2P2C1G2P2G1P2P1C0C3G3P3C2G3P3G2P3P2G1P3P2P1C0CnGnPnCn-1GnPnGn-1PnPn-1Gn-2PnPn-13P2P1C0高位进位的形成不依赖低位进位，高位进位的形成不依赖低位进位，所有的所有的进位同时形成。进位同时形成。N N越大逻辑表达式越复杂越大逻辑表达式

32、越复杂,电路越复杂。电路越复杂。4.组内并行进位组间串行进位组内并行进位组间串行进位将若于进位分成一组将若于进位分成一组,组内采用并行进位组内采用并行进位,组间采用串行进位组间采用串行进位.如字长如字长16位位,4位一组位一组,第第一组的逻辑表达式如下一组的逻辑表达式如下:C1G1P1C0C2G2P2G1P2P1C0C3G3P3G2P3P2G1P3P2P1C0 C4 G4 P4 G3P4P3 G2 P4P3P2G1 P4P3 P2P1C0修改下标可得其他小组的进位修改下标可得其他小组的进位(每个下标每个下标加加4),4),同一小组内的进位同时产生，但同一小组内的进位同时产生，但高位小高位小组进

33、位的产生依赖于低位小组进位的产生。组进位的产生依赖于低位小组进位的产生。5.组内并行进位组间并行进位组内并行进位组间并行进位设小组进位产生函数和进位传递函数设小组进位产生函数和进位传递函数令令:C=C4G4P4G3P4P3G2P4P3P2G1P4P3P2P1C0GG4P4G3P4P3G2P4P3P2G1PP4P3P2P1得：得：CGPC0同理同理:CGPCCGPCCGPC 再使用代入规则可得小组间的并行进位逻辑再使用代入规则可得小组间的并行进位逻辑表达式。见书上表达式。见书上9292页页,和小组内的完全相同。和小组内的完全相同。用逻辑电路实现小组内和小组间的并行进位逻辑用逻辑电路实现小组内和小

34、组间的并行进位逻辑表达式可得二级先行进位链，表达式可得二级先行进位链，SN74181SN74181是集成了并行是集成了并行进位链和进位链和4 4位并行加法器的芯片。位并行加法器的芯片。SN74182SN74182是具有组间并行进位链功能的芯片。是具有组间并行进位链功能的芯片。四种进位链速度从快到慢的排列次序是四种进位链速度从快到慢的排列次序是:1)1)并行进位链并行进位链 2)2)组内并行组内并行,组间并行进位链组间并行进位链 3)3)组内并行组内并行,组间串行进位链组间串行进位链 4)4)串行进位链串行进位链 四种进位链的复杂程度的排列次序也一样四种进位链的复杂程度的排列次序也一样,速度速度

35、越快的结构越复杂。越快的结构越复杂。3.2.3多功能算术、逻辑多功能算术、逻辑运算部件运算部件 将并行加法器，并行进位链和输入选择逻将并行加法器，并行进位链和输入选择逻辑集成到一个芯片上，辑集成到一个芯片上，这就是具有多种这就是具有多种算术、算术、逻辑逻辑运算功能的运算功能的ALUALU部件。部件。1.ALU1.ALU的组成的组成 图图3-203-20是一位是一位ALUALU单元，单元，上半部份是全加上半部份是全加器电路，下半部份是输入选择电路，器电路，下半部份是输入选择电路，是一个设是一个设计非常巧妙的逻辑函数电路，在控制信号计非常巧妙的逻辑函数电路，在控制信号S3,S3,S2S2，S1S1

36、，S0S0的控制下，的控制下，X Xi i和和Y Yi i是是A Ai i和和B Bi i的不同组的不同组合。全加器将合。全加器将X Xi i和和Y Yi i加加起来可得起来可得A Ai i和和B Bi i的的不同运不同运算功能。算功能。表表3-13-1给给出出了了控控制制信信号号S3,S3,S2,S2,S1,S0S1,S0和和X Xi i Y Yi i之之间间的的对对应应关关系系,有有1616种种不不同同的的组组合合。再再加加上上控控制制信信号号M M控控制制是是算算术术还还是是逻逻辑辑运运算算,共共有有3232种种功功能能。图图3-213-21是是四四位位的的ALU,ALU,上上半半部部份

37、份是是四四位位并并行行进进位位的的全全加加器器电电路路,下下半半部部份份是是输输入入选选择择电电路路，M=0,M=0,进进位位链链有有效效,M=1,M=1,进进位位链链无效无效,是算术运算和逻辑运算的根本区别。是算术运算和逻辑运算的根本区别。2.ALU2.ALU的运算功能的运算功能 图图3-223-22是是四四位位的的ALU ALU SN74181SN74181引引脚脚图图,表表3-23-2是是SN74181SN74181功功能能表表（负负逻逻辑辑）.表表中中的的控控制制信信号号由由控控制制器器产产生生,“+”“+”代代表表或或运运算算,“,“加加”代表加法。代表加法。3232种种功功能能只只

38、用用一一部部份份,如如算算术术运运算算用用加加法法(1001),(1001),减减法法(0110(0110，初初始始进进位位设设为为1),1),加加1(1111,1(1111,初初始始进进位位设设为为1),1),减减1(0000)1(0000)，逻逻辑辑运运算算用用与与(1110),(1110),或或(1011),(1011),异异或或(1001,(1001,按按位位加加),),非非(A:0000,B:0101),(A:0000,B:0101),还还可可直直传传(B:1010,(B:1010,A:1111),A:1111),置置1,1,清清0 0。3.ALU3.ALU的进位逻辑的进位逻辑 图图

39、3-233-23为组间串行进位为组间串行进位(组内是并行进位组内是并行进位)。图图3-243-24为组间并行进位为组间并行进位(组内是并行进位组内是并行进位),),进位逻进位逻辑用辑用SN74182SN74182实现实现,利用这一电路可组成多级先行进利用这一电路可组成多级先行进位位ALUALU。图图3-243-24中进位分中进位分3 3次产生次产生:（1 1）C1 C2 C3 C1 C2 C3 （2 2）C4 C8 C12 C4 C8 C12 C16 （3 3）C5 C6 C7 C9 C10 C11 C13 C14 C15C5 C6 C7 C9 C10 C11 C13 C14 C153.2.4

40、运算器组织运算器组织ALUALU、输入操作数和输入操作数和 暂存结果的寄存器暂存结果的寄存器组，有关判别逻辑及局部控制电路。组，有关判别逻辑及局部控制电路。独立结构独立结构小型存储小型存储器结构器结构单口单口双口双口寄存器组寄存器组 独独立立R R、双双口口RAMRAM用用多多路路选选择择器器作作为为ALUALU的的输输入入逻逻辑辑，单单口口RAMRAM用用锁锁存存器器作作为为ALUALU的的输输入入逻辑。逻辑。1.带多路选择器的运算器带多路选择器的运算器图图3-25移位器移位器ALU多路选择器多路选择器多路选择器多路选择器R0RnR0.RnR0.Rn内部总线（单向）内部总线（单向）特点：特点

41、：R R各自独立；可同时向各自独立；可同时向ALUALU提提供两个操作数；采用单向内供两个操作数；采用单向内总线。总线。M，S3,S2,S1,S012.带输入锁存器的运算器带输入锁存器的运算器图图3-26特点特点：单单口口RAMRAM不不能能同同时时向向ALUALU提提供供两两个个操操作作数数；用用锁锁存存器器暂暂存存操操作作数数；采用双向内总线。采用双向内总线。移位器移位器ALU锁存器锁存器锁存器锁存器内部总线（双向）内部总线（双向）R0Rn通用寄存器组（小型存储器）通用寄存器组（小型存储器）3.位片式运算器位片式运算器图图3-27AMD2900特点：特点：用用双双口口RAMRAM（两两地地

42、址址端端、两两数数据据端端）作作通通用用寄寄存存器器组组，可可同同时时提提供供数数据据；用用多多路路选选择择器器作作输输入入逻逻辑辑，不不需需暂暂存存操操作作数数；ALUALU增增加加乘乘、除除功功能能，用用乘乘商商寄寄存存器器存存放放乘乘数数、乘积或商。乘积或商。例例:4:4位片运算器粗框位片运算器粗框移位器移位器ALU多路选择器多路选择器多路选择器多路选择器DORAMDiB地址地址A地址地址CnDBDAG、P控制信息控制信息Cn+4乘商寄存器乘商寄存器4444444444443.3运算方法运算方法 运算器硬件设计的依据运算器硬件设计的依据3.3.1定点加减运算定点加减运算原原码码运运算算复

43、复杂杂,反反码码运运算算时时间间长长,一一般般采采用用补补码码运运算算，数数用用补补码码表表示示，符符号号位位参参加加运运算算。实实际际操操作作能能否否只只取取决决于于操操作作码码？结结果果需需不不需需修修正？如何将减法转换为加法？正？如何将减法转换为加法？1.补码加减运算的基本关系式补码加减运算的基本关系式(X+Y)补补=X补补+Y补补（1）(X-Y)补补=X补补+(-Y)补补（2）1)X=0,Y=0根据补码定义根据补码定义(MOD2)X补补=XY补补=YX补补+Y补补=X+YX+Y=0(X+Y)补补=X+Y所以所以:(X+Y)补补=X补补+Y补补2)X0,Y0根据补码定义根据补码定义(MO

44、D2)X补补=2+XY补补=2+YX补补+Y补补=2+X+2+Y=2+(X+Y)X+Y=0,Y=04)X=0,Y0X+Y0(证明省略证明省略)(X-Y)补补=(X+(-Y)补补=X补补+(-Y)补补(X+Y)补补=X补补+Y补补（1）(X-Y)补补=X补补+(-Y)补补（2）式式(1)和和(2)两边相加有两边相加有:(X+Y)补补+(X-Y)补补=2X补补+Y补补+(-Y)补补(X+Y+X-Y)补补=2X补补+Y补补+(-Y)补补(X+X)补补=2X补补+Y补补+(-Y)补补2X补补=2X补补+Y补补+(-Y)补补-Y补补=+(-Y)补补(MODM)含义含义:减去减去Y补补等于加上等于加上(-

45、Y)补补操作码为操作码为“加加”时，两数直接相加。时，两数直接相加。例：例：求求(X+Y)(X+Y)补，补，字长字长5 5位。位。1)X=3Y=2X补补=00011Y补补=0001000101+5补码补码2)X=3Y=2X补补=11101Y补补=11110110115补码补码3)X=3Y=2X补补=00011Y补补=1111000001（+1补码补码）4)X=3Y=2X补补=11101Y补补=0001011111（1补码补码）(X-Y)补补=X补补+(-Y)补补=X补补-Y补补（2）操作码为操作码为“减减”时，将减转换为加时，将减转换为加,1)Y=5Y补补=11011(-Y)补补=00101X

46、=4X补补=0010001001（+9补码）补码）2)Y=5Y补补=00101(-Y)补补=11011X=4X补补=1110010111（9补码）补码）例：例：求求(XY)补补Y补补(Y)补补：将将Y Y补补变补变补不管不管Y Y补补为正或负，将其符号连同为正或负，将其符号连同尾数一起按变反，末位加尾数一起按变反，末位加1 1。即将减数变补后与被减数相加。即将减数变补后与被减数相加。例：例：1 01011 0101原原 1 10111 1011补码表示补码表示1 00111 0011补补 0 11010 1101变补变补 0 01010 0101原原 0 01010 0101补码表示补码表示符

47、符号号位位不不变变；负负数数尾尾数数改改变变，正数尾数不变。正数尾数不变。0 00110 0011补补 1 11011 1101变补变补符号位改变，符号位改变，尾数改变。尾数改变。补码的机器负数补码的机器负数注意：某数的补码表示与某数变补的区别。注意：某数的补码表示与某数变补的区别。2.补码加减运算规则补码加减运算规则如图如图3-28所示所示1)操操作作数数用用补补码码表表示示,符符号号位位参参加加运运算算,结果为补码形式结果为补码形式;2)如操作为加如操作为加,则两补码直接相加则两补码直接相加;3)如如操操作作为为减减,则则将将减减数数的的补补码码变变补补后后和被减数的补码相加。和被减数的补

48、码相加。补码加减算法流程补码加减算法流程操作数用补码表示，操作数用补码表示，符号位参加运算符号位参加运算结果为补码表示，符号结果为补码表示，符号位指示结果正负。位指示结果正负。X补补+Y补补X补补+(-Y)补补ADDSUB3.补码加减运算逻辑实现补码加减运算逻辑实现如图如图3-29所示所示A(X补补)B(Y补补)+AABB+B+B+1CPA A（1）控制信号控制信号加法器输入端：加法器输入端：+A+A：打开控制门，将打开控制门，将A A送送 +B+B：打开控制门，将打开控制门，将B B送送 +1+1：控制末位加控制末位加 1 1 +B+B：打开控制门，将打开控制门，将B B送送加法器输出端：加

49、法器输出端：A：打开控制门，将结打开控制门，将结果送果送A输入端。输入端。CPCPA A：将结果打入将结果打入A A。控制命令见表控制命令见表3-33-3（2）补码加减运算器粗框补码加减运算器粗框3.3.2溢出判断与移位溢出判断与移位在什么情况下可能产生溢出？在什么情况下可能产生溢出？同号数相同号数相加加,异号数相减异号数相减,是绝对值相加是绝对值相加,有可能溢出有可能溢出;异号数相加异号数相加,同号数相减同号数相减,是绝对值相减是绝对值相减,不可能溢出。不可能溢出。例：数例：数A A有有4 4位尾数，位尾数，1 1位符号位符号SASA 数数B B有有4 4位尾数，位尾数，1 1位符号位符号S

50、BSB 符号位参加符号位参加运算运算 结果符号结果符号SfSf，符号位进位符号位进位CfCf，尾数最高位进尾数最高位进位位C C。表示范围表示范围:15:15 到到 -16-16正确正确00011000101）A=3B=23+2：001012）A=10B=710+7：010100011110001正溢正溢正确正确负溢负溢正确正确正确正确3）A=-3B=-2-3+(-2)：1101111101111104）A=-10B=-7-10+(-7)：0111110110110015）A=6B=-46+(-4)：0001000110111006）A=-6B=4-6+4：1111011010001004）A