DDR4设计概述以与分析仿真案例.doc

《DDR4设计概述以与分析仿真案例.doc》由会员分享，可在线阅读，更多相关《DDR4设计概述以与分析仿真案例.doc（39页珍藏版）》请在淘文阁 - 分享文档赚钱的网站上搜索。

1、.页脚.DRAM（动态随机访问存储器）对设计人员特别具有吸引力，因为它提供了广泛的性能，用于各种计算机和嵌入式系统的存储系统设计中。本文概括阐述了DRAM 的概念，及介绍了 SDRAM、DDR SDRAM、DDR2 SDRAM、DDR3 SDRAM、DDR4 SDRAM、DDR5 SDRAM、LPDDR、GDDR。DRAMDRAM 较其它内存类型的一个优势是它能够以 IC（集成电路）上每个内存单元更少的电路实现。DRAM 的内存单元基于电容器上贮存的电荷。典型的 DRAM 单元使用一个电容器及一个或三个 FET（场效应晶体管）制成。典型的 SRAM（静态随机访问内存）内存单元采取六个 FET

2、器件，降低了相同尺寸时每个 IC 的内存单元数量。与 DRAM 相比，SRAM 使用起来更简便，接口更容易，数据访问时间更快。DRAM 核心结构由多个内存单元组成，这些内存单元分成由行和列组成的两维阵列（参见图 1）。访问内存单元需要两步。先寻找某个行的地址，然后在选定行中寻找特定列的地址。换句话说，先在 DRAM IC 内部读取整个行，然后列地址选择 DRAM IC I/O（输入/输出）针脚要读取或要写入该行的哪一列。DRAM 读取具有破坏性，也就是说，在读操作中会破坏内存单元行中的数据。因此，必需在该行上的读或写操作结束时，把行数据写回到同一行中。这一操作称为预充电，是行上的最后一项操作。

3、必须完成这一操作之后，才能访问新的行，这一操作称为关闭打开的行。对计算机内存访问进行分析后表明，内存访问中最常用的类型是读取顺序的内存地址。这是合理的，因为读取计算机指令一般要比数据读取或写入更加常用。此外，大多数指令读取在内存中顺序进行，直到发生到指令分支或跳到子例程。图 1.DRAMs 内存单元分成由行和列组成的两维阵列.页脚.DRAM 的一个行称为内存页面，一旦打开行，您可以访问该行中多个顺序的或不同的列地址。这提高了内存访问速度，降低了内存时延，因为在访问同一个内存页面中的内存单元时，其不必把行地址重新发送给 DRAM.结果，行地址是计算机的高阶地址位，列地址是低阶地址位。由于行地址和

4、列地址在不同的时间发送，因此行地址和列地址复用到相同的 DRAM 针脚上，以降低封装针脚数量、成本和尺寸。一般来说，行地址尺寸要大于列地址，因为使用的功率与列数有关。早期的 RAM 拥有控制信号，如 RAS#（行地址选择低有效）和 CAS#（列地址选择低有效），选择执行的行和列寻址操作。其它 DRAM 控制信号包括用来选择写入或读取操作的 WE#（写启动低有效）、用来选择 DRAM 的 CS#（芯片选择低有效）及 OE#（输出启动低有效）。早期的 DRAM 拥有异步控制信号，并有各种定时规范，涵盖了其顺序和时间关系，来确定 DRAM 工作模式。早期的 DRAM 读取周期有四个步骤。第一步，RA

5、S#与地址总线上的行地址变低。第二步，CAS#与地址总线上的列地址变低。第三步，OE#变低，读取数据出现在 DQ 数据针脚上。在 DQ 针脚上提供数据时，从第一步第三步的时间称为时延。最后一步是 RAS#,CAS#和 OE#变高（不活动），等待内部预充电操作在破坏性读取后完成行数据的恢复工作。从第一步开始到最后一步结束的时间是内存周期时间。上述信号的信号定时与边沿顺序有关，是异步的。这些早期 DRAM 没有同步时钟操作。DRAM 内存单元必需刷新，避免丢失数据内容。这要求丢失电荷前刷新电容器。刷新内存由内存控制器负责，刷新时间指标因不同 DRAM 内存而不同。内存控制器对行地址进行仅 RAS#

6、循环，进行刷新。在仅 RAS#循环结束时，进行预充电操作，恢复仅 RAS#循环中寻址的行数据。一般来说，内存控制器有一个行计数器，其顺序生成仅 RAS#刷新周期所需的所有行地址。刷新策略有两个（参见图 2）。第一个策略内存控制器在刷新周期突发中顺序刷新所有行，然后把内存控制返回处理器，以进行正常操作。在到达最大刷新时间前，会发生下一个刷新操作突发。第二个刷新策略是内存控制器使用正常处理器内存操作隔行扫描刷新周期。这种刷新方法在最大刷新时间内展开刷新周期。.页脚.图 2.DRAM 刷新实现方案包括分布式刷新和突发刷新。早期的 DRAM 演进及实现了 DRAM IC 上的刷新计数器，处理顺序生成的

7、行地址。在 DRAM IC 内部，刷新计数器是复用器输入，控制着内存阵列行地址。另一个复用器输入来自外部地址输入针脚的行地址。这个内部刷新计数器不需要内存控制器中的外部刷新计数器电路。部分 DRAM 在 RAS#周期前支持一个 CAS#,以使用内部生成的行地址发起刷新周期。SDRAM在接口到同步处理器时，DRAM 的异步操作带来了许多设计挑战。SDRAM（同步 DRAM）是为把 DRAM 操作同步到计算机系统其余部分，而不需要根据 CE#（芯片启动活动低）、RAS#、CAS#和 WE#边沿转换顺序定义所有内存操作模式而设计的。SDRAM 增加了时钟信号和内存命令的概念。内存命令的类型取决于 S

8、DRAM 时钟上升沿上的 CE#,RAS#,CAS#和 WE#信号状态。产品资料根据 CE#,RAS#,CAS#和 WE#信号状态，以表格形式描述内存命令。例如，Activate（激活）命令向 SDRAM 发送一个行地址，打开内存的一个行（页面）。然后是一个 Deselect（反选）命令序列，在对列地址发送 Read 或Write 命令前满足定时要求。一旦使用 Activate 命令打开内存的行（页面），那么可以在内存的该行（页面）上运行多个 Read 和 Write 命令。要求 Precharge（预充电）命令，关闭该行，然后才能打开另一行。.页脚.表 1.DDR SDRAM 数据速率和时钟

9、速度。DDR SDRAM通过提高时钟速率、突发数据及每个时钟周期传送两个数据位（参见表 1），DDR（双倍数据速率）SDRAM 提高了内存数据速率性能。DDR SDRAM 在一条读取命令或一条写入命令中突发多个内存位置。读取内存操作必需发送一条Activate 命令，后面跟着一条 Read 命令。内存在时延后以每个时钟周期两个内存位置的数据速率应答由两个、四个或八个内存位置组成的突发。因此，从两个连续的时钟周期中读取四个内存位置，或把四个内存位置写入两个连续的时钟周期中。DDR SDRAM 有多个内存条，提供多个隔行扫描的内存访问，从而提高内存带宽。内存条是一个内存阵列，两个内存条是两个内存阵

10、列，四个内存条是四个内存阵列，依此类推（参见图 3）。四个内存条要求两个位用于内存条地址（BA0 和BA1）。图 3.DDR SDRAM 中多个内存条提高了访问灵活性，改善了性能例如，有四个内存条的 DDR SDRAM 的工作方式如下。首先，Activate 命令在第一个内存条中打开一行。第二个 Activate 命令在第二个内存条中打开一行。现在，可以把 Read 或 Write 命令的任意组合发送到打开行的第一个内存条或第.页脚.二个内存条。在内存条上的 Read 和 Write 操作结束时，Precharge 命令关闭行，内存条对 Activate 命令准备就绪，可以打开一个新行。注意，

11、DDR SDRAM 要求的功率与打开行的内存条数量有关。打开的行越多，要求的功率越高，行尺寸越大，要求的功率越高。因此，对低功率应用，一次在每个内存条中只应打开一行，而不是一次打开行的多个内存条。在内存条地址位连接到内存系统中的低阶地址位时，支持隔行扫描连续内存条中的连续内存字。在内存条地址位连接到内存系统中的高阶地址时，连续内存字位于同一个内存条中。DDR2 SDRAMDDR2 SDRAM 较 DDR SDRAM 有多处改进。DDR2SDRAM 时钟速率更高，从而提高了内存数据速率（参见表 2）。随着时钟速率提高，信号完整性对可靠运行内存变得越来越重要。随着时钟速率提高，电路板上的信号轨迹变

12、成传输线，在信号线末端进行合理的布局和端接变得更加重要。地址、时钟和命令信号的端接相对简明，因为这些信号是单向的，并端接在电路板上。数据信号和数据选通是双向的。内存控制器中心在写入操作中驱动这些信号，DDR2 SDRAM 在读取操作中驱动这些信号。多个 DDR2 SDRAM 连接到同一个数据信号和数据选通上，进一步提高了复杂度。多个 DDR2 SDRAM 可以位于内存系统相同的 DIMM 上，也可以位于内存系统不同的 DIMM 上。结果，数据和数据选通驱动器和接收机不断变化，具体取决于读取/写入操作及访问的是哪个DDR2 SDRAM。表 2.DDR2 SDRAM 数据速率和时钟速度。通过提供

13、ODT（芯片内端接），并提供 ODT 信号，实现片内端接，并能够使用 DDR2 SDRAM 扩展模式寄存器对片内端接值编程（75 欧姆、150 欧姆等等），DDR2SDRAM 改善了信号完整性。.页脚.片内端接大小和操作由内存控制器中心控制，与 DDR2SDRAM DIMM 的位置及内存操作类型（读取或写入）有关。通过为数据有效窗口创建更大的眼图，提高电压余量、提高转换速率、降低过冲、降低 ISI（码间干扰），ODT 操作改善了信号完整性。DDR2 SDRAM 在 1.8V 上操作，降低了内存系统的功率，这一功率是 DDR SDRAM的 2.5V 功率的 72%.在某些实现方案中，行中的列数已

14、经下降，在激活行进行读取或写入时降低了功率。降低工作电压的另一个优势是降低了逻辑电压摆幅。在转换速率相同时，电压摆幅下降会提高逻辑转换速度，支持更快的时钟速率。此外，数据选通可以编程为差分信号。使用差分数据选通信号降低了噪声、串扰、动态功耗和 EMI（电磁干扰），提高了噪声余量。差分或单端数据选通操作配置有 DDR2 SDRAM 扩展模式寄存器。DDR2 SDRAM 引入的一种新功能是附加时延，它使得内存控制器中心能够在Activate 命令后，更快地灵活发送 Read 和 Write 命令。这优化了内存吞吐量，通过使用 DDR2 SDRAM 扩展模式寄存器对附加时延编程来配置。DDR2 SD

15、RAM 使用八个内存条，改善了 1Gb 和 2GbDDR2 SDRAM 的数据带宽。通过隔行扫描不同的内存条操作，八个内存条提高了访问大型内存 DDR2 SDRAM 的灵活性。此外，对大型内存，DDR2 SDRAM 支持最多八个内存条的突发长度。DDR3 SDRAMDDR3 SDRAM 是一种性能演进版本，增强了 SDRAM 技术，它从 800 Mb/s 开始，这是大多数 DDR2 SDRAM 支持的最高数据速率。DDR3 SDRAM 支持六档数据速率和时钟速度（参见表 3）。DDR3-1066 SDRAM 的能耗低于 DDR2-800 SDRAM,因为 DDR3 SDRAM 的工作电压是 1

16、.5 V,是 DDR2SDRAM 的 83%,DDR2 SDRAM 的工作电压是 1.8 伏。此外，DDR3SDRAM 数据 DQ 驱动器的阻抗是 34 欧姆，DDR2 SDRAM 的阻抗较低，是 18 欧姆。.页脚.表 3.DDR3 SDRAM 数据速率和时钟速度。DDR3 SDRAM 将从 512 Mb 内存开始，将来将发展到 8 Gb 内存。与 DDR2 SDRAM一样，DDR3 SDRAM 数据输出配置包括 x4、x8 和 x16.DDR3 SDRAM 有 8 个内存条，DDR2 SDRAM 则有 4 个或 8 个内存条，具体视内存大小而定。DDR2 和DDR3 SDRAM 都有4 个

17、模式寄存器。DDR2 定义了前两个模式寄存器，另两个模式寄存器则预留给将来使用。DDR3 使用全部 4 个模式寄存器。一个重要差异是 DDR2 模式寄存器规定了读出操作的 CAS 时延，写入时延则是 1 减去模式寄存器读出时延设置。DDR3 模式寄存器对 CAS 读出时延和写入时延的设置是唯一的。DDR3 SDRAM 使用 8n 预取架构，在 4 个时钟周期中传送 8 个数据字。DDR2SDRAM 使用 4n 预取架构，在 2 个时钟周期中传送 4 个数据字。DDR3 SDRAM 模式寄存器可以编程为支持飞行突变，这会把传送 8 个数据字缩短到传送 4 个数据字，这在读出或写入命令期间把地址行

18、 12 设为低来实现。飞行突变在概念上与 DDR2 和 DDR3 SDRAM 中地址行 10 的读出和写入自动预充电功能类似。值得一提的另一个 DDR3 SDRAM 属性是差分的数据选通信号 DQS,DDR2 SDRAM数据通信号则可以由模式寄存器编程为单端或差分。DDR3 SDRAM 还有一个新引脚，这个引脚为活动低异步 RESET#引脚，通过把 SDRAM 置于已知状态，而不管当前状态如何，改善系统稳定性。DDR3 SDRAM 使用的 FBGA 封装类型与 DDR2SDRAM 相同。DDR3 DIMM 为 DIMM 上的命令、时钟和地址提供了端接。采用 DDR2 DIMM 的内存系统端接主

19、板上的命令、时钟和地址。DIMM 上的 DDR3 DIMM 端接支持飞行拓扑，SDRAM 上的每个命令、时钟和地址引脚都连接到一条轨迹上，然后这条轨迹终结在 DIMM 的轨迹端。这改善了信号完整性，其运行速度要快于 DDR2 DIMM树型结构。飞行拓扑为内存控制器引入了新的 DDR3 SDRAM 写入电平功能，考虑了写入过程中时钟 CK 和数据选通信号 DQS 之间的定时偏移。DDR3 DIMM 的主要不同于DDR2 DIMM,防止把错误的 DIMM 插入主板中。DDR4 SDRAMDDR4 SDRAM（Double Data Rate Fourth SDRAM）：DDR4 提供比 DDR3/

20、DDR2更低的供电电压 1.2V 以及更高的带宽，DDR4 的传输速率目前可达 21333200MT/s。DDR4 新增了 4 个 Bank Group 数据组的设计，各个 Bank Group 具备独立启动操作读、写等动作特性，Bank Group 数据组可套用多任务的观念来想象，亦可解释为 DDR4 在同一频率工作周期内，至多可以处理 4 笔数据，效率明显好过于 DDR3。另外 DDR4 增加了 DBI（Data Bus Inversion）、CRC（Cyclic.页脚.Redundancy Check）、CA parity 等功能，让 DDR4 内存在更快速与更省电的同时亦能够增强信号的

21、完整性、改善数据传输及储存的可靠性。DDR5 SDRAM作为 DDR4 内存的继任者，DDR5 内存在性能上自然要高出 DDR4 一大截。从美光公布的文件来看，DDR5 内存将从 8GB 容量起步，最高可达单条 32GB，I/O带宽能达到 3.2-6.4Gbps，同时电压 1.1V，内存带宽将为 DDR4 内存的两倍。此外，美光还在芯片论坛上表示 DDR5 内存将从 3200Mhz 起步，主流内存频率可达 6400Mhz。同时，美光还表示他们将在 2018 年成功流片 DDR5 内存样品，并将在 2019年实现正式量产。据业内人士估计，DDR5内存的普及应该会在2020年来临，所以想要跳过DD

22、R4内存的朋友还要等待一段时间。GDDR 和 LPDDR其它 DDR 变种，如 GDDR（图形 DDR）和 LPDDR（低功率 DDR），在业内的地位也在不断提高。GDDR 是一种图形卡专用存储技术，目前规定的变种有四个：GDDR2、GDDR3、GDDR4 和 GDDR5.GDDR 的技术与传统 DDR SDRAM 非常类似，但功率要求不同。其降低了功率要求，以简化冷却，提供更高性能的存储器模块。GDDR 也是为更好地处理处理图形要求设计的。简短总结：SDRAM：为同步动态随机存取内存，SDRAM 是为了与 CPU 的计时同步化所设计，这使得内存控制器能够掌握准备所要求的数据所需的准确时钟周期

23、，因此CPU 从此不需要延后下一次的数据存取。举例而言，PC66 SDRAM 以 66 MT/s 的传输速率运作；PC100 SDRAM 以 100 MT/s 的传输速率运作；PC133 SDRAM 以 133 MT/s的传输速率运作，以此类推。DDR SDRAM（Double Data Rate SDRAM）：为双通道同步动态随机存取内存，是新一代的 SDRAM 技术。别于 SDR（Single Data Rate）单一周期内只能读写 1 次，DDR 的双倍数据传输率指的就是单一周期内可读取或写入 2 次。在核心频率不变的情况下，传输效率为 SDR SDRAM 的 2 倍。第一代 DDR 内

24、存 Prefetch 为 2bit，是 SDR 的 2 倍，运作时 I/O 会预取 2bit 的资料。举例而言，此时 DDR 内存的传输速率约为 266400 MT/s 不等，像是 DDR 266、DDR 400 都是这个时期的产品。DDR2 SDRAM（Double Data Rate Two SDRAM）：为双通道两次同步动态随机存取内存。DDR2 内存 Prefetch 又再度提升至 4 bit（DDR 的两倍），DDR2 的 I/O频率是 DDR 的 2 倍，也就是 266、333、400MHz。举例：核心频率同样有 133200MHz.页脚.的颗粒，I/O 频率提升的影响下，此时的

25、DDR2 传输速率约为 533800 MT/s 不等，也就是常见的 DDR2 533、DDR2 800 等内存规格。DDR3 SDRAM（Double Data Rate Three SDRAM）：为双通道三次同步动态随机存取内存。DDR3 内存 Prefetch 提升至 8 bit，即每次会存取 8 bits 为一组的数据。DDR3 传输速率介于 8001600 MT/s 之间。此外，DDR3 的规格要求将电压控制在 1.5V，较 DDR2 的 1.8V 更为省电。DDR3 也新增 ASR（AutomaticSelf-Refresh）、SRT（Self-Refresh Temperature

26、）等两种功能，让内存在休眠时也能够随着温度变化去控制对内存颗粒的充电频率，以确保系统数据的完整性。DDR4 SDRAM（Double Data Rate Fourth SDRAM）：DDR4 提供比 DDR3/DDR2更低的供电电压 1.2V 以及更高的带宽，DDR4 的传输速率目前可达 21333200MT/s。DDR4 新增了 4 个 Bank Group 数据组的设计，各个 Bank Group 具备独立启动操作读、写等动作特性，Bank Group 数据组可套用多任务的观念来想象，亦可解释为 DDR4 在同一频率工作周期内，至多可以处理 4 笔数据，效率明显好过于 DDR3。另外 DD

27、R4 增加了 DBI（Data Bus Inversion）、CRC（Cyclic RedundancyCheck）、CA parity 等功能，让 DDR4 内存在更快速与更省电的同时亦能够增强信号的完整性、改善数据传输及储存的可靠性。DDR4 关键技术和方法分析1.1DDR4 与 DDR3 不同之处相对于 DDR3,DDR4 首先在外表上就有一些变化，比如 DDR4 将内存下部设计为中间稍微突出，边缘变矮的形状，在中央的高点和两端的低点以平滑曲线过渡，这样的设计可以保证金手指和内存插槽有足够的接触面从而确保内存稳定，另外，DDR4 内存的金手指设计也有明显变化，金手指中间的防呆缺口也比 D

28、DR3 更加靠近中央。当然，DDR4 最重要的使命还是提高频率和带宽，总体来说，DDR4 具有更高的性能，更好的稳定性和更低的功耗，那么从 SI 的角度出发，主要有下面几点,下面章节对主要的几个不同点进行说明。.页脚.表 1 DDR3 和 DDR4 差异DDR4 与 DDR3 内存差异二：外型卡槽差异DDR4 模组上的卡槽与 DDR3 模组卡槽的位置不同。两者的卡槽都位于插入侧，但 DDR4 卡槽的位置稍有差异，以便防止将模组安装到不兼容的主板或平台中。请注意 DDR3 与 DDR4 模组之间的细微差别增加厚度为了容纳更多信号层，DDR4 模组比 DDR3 稍厚。DDR4 金手指变化较大.页脚

29、.大家注意上图，宇瞻 DDR4 内存金手指变的弯曲了，并没有沿着直线设计，这究竟是为什么呢？一直一来，平直的内存金手指插入内存插槽后，受到的摩擦力较大，因此内存存在难以拔出和难以插入的情况，为了解决这个问题，DDR4将内存下部设计为中间稍突出、边缘收矮的形状。在中央的高点和两端的低点以平滑曲线过渡。这样的设计既可以保证 DDR4 内存的金手指和内存插槽触点有足够的接触面，信号传输确保信号稳定的同时，让中间凸起的部分和内存插槽产生足够的摩擦力稳定内存。接口位置同时也发生了改变，金手指中间的“缺口”位置相比 DDR3 更为靠近中央。在金手指触点数量方面，普通 DDR4 内存有 284 个，而 DD

30、R3 则是 240个，每一个触点的间距从 1mm 缩减到 0.85mm。曲线边DDR4 模组提供曲线边以方便插入和缓解内存安装期间对 PCB 的压力。仔细看，是一个曲面1.2POD 和 SSTL 的比较POD 作为 DDR4 新的驱动标准，最大的区别在于接收端的终端电压等于 VDDQ，而DDR3 所采用的 SSTL 接收端的终端电压为 VDDQ/2。这样做可以降低寄生引脚电容和 I/O 终端功耗，并且即使在 VDD 电压降低的情况下也能稳定工作。其等效电路如图 1(DDR4),图 2(DDR3)。图 1 POD(Pseudo Open Drain).页脚.图 2 SSTL(Stub Serie

31、s Terminated Logic)可以看出，当 DRAM 在低电平的状态时，SSTL 和 POD 都有电流流动图 3 DDR4图 4 DDR3而当 DRAM 为高电平的状态时，SSTL 继续有电流流动，而 POD 由于两端电压相等，所以没有电流流动。这也是 DDR4 更省电的原因图 5 DDR4.页脚.图 6 DDR31.3 数据总线倒置(DBI)如上面描述，根据 POD 的特性，当数据为高电平时，没有电流流动，所以降低DDR4 功耗的一个方法就是让高电平尽可能多，这就是 DBI 技术的核心。举例来说，如果在一组 8-bit 的信号中，有至少 5-bit 是低电平的话，那么对所有的信号进行

32、反转，就有至少 5-bit 信号是高电平了。DBI 信号变为低表示所有信号已经翻转过(DBI 信号为高表示原数据没有翻转)。这种情况下，一组 9 根信号（8个 DQ 信号和 1 个 DBI 信号）中，至少有五个状态为高，从而有效降低功耗。图 7 DBI Example1.4ODT 控制为了提升信号质量,从 DDR2 开始将 DQ,DM,DQS/DQS#的 Termination 电阻内置到 Controller 和 DRAM 中,称之为 ODT(On Die Termination)。Clock 和ADD/CMD/CTRL 信号仍需要使用外接的 Termination 电阻。.页脚.图 8 O

33、n Die Termination在 DRAM 中，On-Die Termination 的等效电阻值通过 Mode Register(MR)来设置，ODT 的精度通过参考电阻 RZQ 来控制，DDR4 的 ODT 支持 240,120,80,60,48,40,34 欧姆。和 DDR3 不同的是，DDR4 的 ODT 有四种模式：Data termination disable,RTT_NOM,RTT_WR,和 RTT_PARK。Controller 可以通过读写命令以及 ODT Pin 来控制 RTT 状态，RTT_PARK 是 DDR4 新加入的选项，它一般用在多 Rank 的 DDR 配

34、置中，比如一个系统中有 Rank0,Rank1 以及 Rank2,当控制器向 Rank0 写数据时，Rank1 和 Rank2 在同一时间内可以为高阻抗(Hi-Z)或比较弱的终端(240,120,80,etc.),RTT_Park 就提供了一种更加灵活的终端方式，让 Rank1 和Rank2 不用一直是高阻模式，从而可以让 DRAM 工作在更高的频率上。一般来说，在 Controller 中可以通过 BIOS 调整寄存器来调节 ODT 的值，但是部分 Controller 厂商并不推荐这样做，以 Intel 为例，Intel 给出的 MRC Code 中已经给出了最优化的 ODT 的值，理论上

35、用户可以通过仿真等方法来得到其他 ODT值并在 BIOS 中修改，但是由此带来的所有问题将有设计厂商来承担。下面表格是 Intel 提供的优化方案。表 2 DQ Write ODT Table for 3DPC.页脚.表 3 DQ Read ODT Table for 3DPC1.5 参考电压 Vref众所周知，DDR 信号一般通过比较输入信号和另外一个参考信号（Vref）来决定信号为高或者低，然而在 DDR4 中，一个 Vref 却不见了，先来看看下面两种设计，可以看出来，在 DDR4 的设计中，VREFCA 和 DDR3 相同，使用外置的分压电阻或者电源控制芯片来产生，然而 VREFDQ

36、在设计中却没有了，改为由芯片内部产生，这样既节省了设计费用，也增加了 Routing 空间。图 9 DDR3 设计图 10 DDR4 设计DRAM 内部 VREFDQ 通过寄存器(MR6)来调节，主要参数有 Voltage range,stepsize,VREF step time,VREF full step time，如下表所示。.页脚.表 4 参考电压每次开机的时候，DRAM Controller 都会通过一系列的校准来调整 DRMA 端输入数据信号的 VREFDQ，优化 Timing 和电压的 Margin，也就是说，VREFDQ 不仅仅取决于VDD,而且和传输线特性，接收端芯片特性都

37、会有关系，所以每次Power Up的时候，VREFDQ 的值都可能会有差异。因为 Vref 的不同，Vih/Vil 都会有差异，可以通过调整 ODT 来看 Vref 的区别，用一个仿真的例子来说明。对于 DDR3，调整 ODT 波形会上下同步浮动，而调整DDR4 OOT 的时候，波形只有一边移动。图 11 仿真拓扑图 12 DDR3 仿真结果.页脚.图 13 DDR4 仿真结果1.6 DDR4 Layout Routing 新方法在所有的 Layout 走线中，DDR 无需质疑是最复杂的，不仅要考虑阻抗匹配，还要考虑长度匹配，而且数量众多的数据、地址线，不得不考虑串扰的影响。DDR 信号可分为

38、时钟、数据、地址/命令、控制等四个信号组。各信号组介绍如下：1时钟组：由于采用更高的时钟频率及双沿采样数据的方式，DDR 采用差分时钟。差分时钟的走线要求如下：以地平面为参考，给整个时钟回路的走线提供一个完整的地平面，给回路电流提供一个低阻抗的路径。所有的 DDR 差分时钟信号都必须在关键平面上走线，尽量避免层到层的转换。线宽和差分间距需要参考 DDR 控制器的实施细则，信号线的单线阻抗应控制在 5060，差分阻抗控制在 100120。时钟信号到其他信号应保持在 20mil*以上，防止对其他信号的干扰。蛇形走线的间距不应小于 20mil。2数据组：数据组包括 DQ、DQS、DM。以低 8 位数

39、据为例，该数据组包括：DQ7.0、DQS0、DM0数据组布线要求如下：以地平面为参考，给信号回路提供完整的地平面。特征阻抗控制在 5060。与其他非 DDR 信号间距至少隔离 20 mil。3地址、命令组：地址组包括 ADD、BANK、RAS、CAS、WE。该组布线要求如下：保持完整的地和电源平面。特征阻抗控制在 5060。信号线宽参考具体设计实施细则。信号组与其他非 DDR 信号间距至少保持在 20 mil 以上。.页脚.4控制组：控制组包括 CS、CKE。该组布线要求如下：需要有一个完整的地平面和电源平面作参考。为了防止串扰，本组内信号同样也不能和数据信号在同一个电阻排内。二、DDR 信号

40、等长约束由于 DDR 工作频率高，对信号等长有更严格的要求，实际的 PCB 设计中对所有信号都进行等长控制是不太现实的，也没有这个必要，根据 DDR 的实际工作方式，仅需要实现如下的等长约束，表 1 为一个 PCB 设计说明实例：表 1 DDR 等长约束实例电平标准时钟频率信号名称备注SSTL_CLASSI150MCLK_FPGA1_DDR_PCLK_FPGA1_DDR_NDDRII 时钟。每对时钟差分信号等长要求：正负信号之间允许偏差 10milSSTL_CLASSI150MFPGA1_DDR_DQ31:0FPGA1_DDR_DQS3:0FPGA1_DDR_DM3:0数据组内等长要求公差+/

41、-25mil。各数据组以时钟线为准，公差+/-500mil。SSTL_CLASSI150MFPGA1_DDR_A12:0FPGA1_DDR_RAS*FPGA1_DDR_CAS*FPGA1_DDR_WE*FPGA1_DDR_BANK3:0地址命令线等长要求：对于每片 FPGA 与 DDR。地址命令组与时钟信号等长公差+/-150mil。根据表 1 所示，DDR 的等长约束只需要四个参数。具体约束界面如图 1、2 所示。其中差分时钟之间(CLK_P 与 CLK_N)等长不大于 5mil。地址、控制组中每个信号都以时钟(本规则中为 CLK_N)为基准，等长差范围设置为150mil。数据组内以 DQ0

42、为基准，等长控制在 25mil 以内。各数据组之间，以时钟线为基准，等长差范围设置为 0-500mil。DDR4 数据速率提高以后，这些方面的影响变得更为严重，尤其是现在很多设计为了节省成本，PCB 尺寸和层数都要求尽可能的变小，这样对阻抗和串扰的要求就变的更有挑战性，一般 SI 工程师和 Layout 工程师都会想各种办法来满足这些需求，很多时候也不得不妥协折衷，比如在做叠层设计的时候尽量让线宽变小，在 BGA Breakout 区域采用更细的线，等等。但这些方法只能对设计做微小的调整，其实很难从根本上解决问题。最近 Intel 研究发现的一种新方法很有意思，可以在一定程度上很好的平衡阻抗(

43、线宽)和串扰(线间距)。在此整理出来供大家参考。.页脚.先来看一个实际的 Layout 例子，两根红线之间的走线采用锯齿形状。没错，这就是 Intel 新研究出来的新方法，官方名称为“Tabbed Routing”。图 14 DDR4 Tabbed RoutingTabbed Routing 主要的方法是在空间比较紧张的区域（一般为 BGA 区域和 DIMM插槽区域），减小线宽，而增加凸起的小块（Tab）,如下图所示。.页脚.图 15 Tab routing 方法这种方法可以增加两根线之间的互容特性而保持其电感特性几乎不变，而增加的电容可以有效控制每一层的的阻抗，减小外层的远端串扰。仿真结果如

44、下图所示。.页脚.图 16 HFSS 仿真结果由仿真结果可以看出来，该方法对阻抗和远端串扰确实可以很好的平衡，当然，对于Tab的尺寸，需要根据实际PCB做详细的仿真设计，Intel也提供了一些Tool可以参考。有兴趣的读者，可以参阅更多资料2DDR4 Simulation2.1 Pre-Simulation with HyperLynx如果 Controller 和 DRAM 都有 IBIS 模型，可以用 HyperLynx 对 DDR4 进行很方便的 Simulation,仿真方法和其他 DDR 相同，通过 Pre-Simulation,可以对整个系统的拓扑以及一些细节进行确定，比如 Imp

45、edance(由 Stackup 以及线宽和线间距来确定)，ODT 值的选择，T 型结构中 Stub 长度的控制，ADD/CMD/CTRL 终端电阻的取值大小等等。2.1.1 ADD/CMD/CTRL 终端电阻取值假设 ADD 电路如下，工作在 2400MTs(Add/CMD 为 1.2Gbps)，发送端为 U16,采用Fly-By 结构到五组 DRAM 芯片，每组 DRAM 采用 T 结构（实际 Layout 中，Top 面.页脚.一个 DRAM 芯片，Bottom 面一个 DRAM 芯片），T 型长度的 Stub 为 77mil,终端电阻为 32 欧姆，终端电压为 0.6V。图 17 AD

46、D 仿真拓扑由仿真结果可以看出来，T 型结构两端因为完全对称，所以波形几乎一样，为了方便观察，只看其中一个波形，离 Controller 由近及远，DRAM 分别为 U5,U4,U3,U2,U1,其眼图分别如下：.页脚.可以看出来，距离 Controller 越近的芯片，其波形越“乱”，但是上升沿却很快，而距离终端电阻越近的芯片，其波形越好，但是上升沿却变慢。那么如何才能得到最优化的波形呢，下面通过扫描终端电阻的值看看是否会提高信号质量，通过 HyperLynx 的 Sweep 功能，设置终端电阻阻值为 27，33，39，45 四个阻值。.页脚.图 18 Sweep 设置 图 19 Sweep

47、 设置U5（距离 Controller 最近）的眼图如下，依次对应终端电阻阻值为 27，33，39，45 欧姆：U4 的眼图如下，依次对应终端电阻阻值为 27，33，39，45 欧姆：.页脚.U3 的眼图如下，依次对应终端电阻阻值为 27，33，39，45 欧姆：U2 的眼图如下，依次对应终端电阻阻值为 27，33，39，45 欧姆.页脚.U1 的眼图如下，依次对应终端电阻阻值为 27，33，39，45 欧姆从上面的波形可以看出来，对应每一个 DRAM 的第三张波形都是最好的，也就是说对应 39 欧姆的终端电阻可以得到最优化的波形。2.1.2 Data 信号 Stub 的长度一般 DDR4 的

48、设计中，Data 信号都采用 Pin to Pin 的设计方式，但在某些设计中，由于 PCB 空间限制或者控制器限制，也有需要采用一拖二的设计(T 型结构)，.页脚.在笔者所遇到的一个设计中，就遇到这种情况，综合考虑下面两种方案，如果采用 T 型拓扑结构，如图 20 所示，可以最大可能的节约 PCB 空间，但是如果 DIMM0或者 DIMM1 只插一根的时候，另一边会有较长的 Stub 出现，对信号质量会有影响。如果采用菊花链结构，如图 21 所示，在只插 DIMM0 的情况下，同样会有 Stub影响。而且这种拓扑结构需要 DIMM0 和 DIMM1 之间的信号线之间满足长度匹配，在 DIMM

49、0 和 DIMM1 比较靠近的情况下，绕线会有一定难度。而如果增加 DIMM0和 DIMM1 的距离，其 Stub 会变得更长，信号质量没有办法得到控制。从信号完整性方面考虑，两种方案均会存在 Stub 的影响，但是从 Layout 的角度来看，方案一有一定便利性，而且其 Stub 可以控制在 500mil 以内。所以最终选择方案一作为最终方案。当然，这种设计是以牺牲信号 Margin 作为代价的，信号速率会收到一定影响，在笔者的项目中，在只插一根内存的时候，信号速率最大只能跑到 1866Mb/s.图 20 DDR4 T 型结构图 21 DDR4 菊花链结构从仿真的角度出发，这种仿真需要考虑的

50、因素很多，控制器模型，PCB 模型，Connector 模型，以及最后的内存条模型，而通常情况下，Connector 模型和内存条模型很难拿到，而且有时候就算拿到，也是不同类型的模型，整体 Channel仿真需要更多时间和精力来完成。.页脚.如果时间有限，需要对设计做快速评估，用 HyperLynx 做快速仿真也是可以参考的，在下面的例子中，假设一个 Conntorller 需要驱动两根 DIMM 或者两颗内存颗粒，系统工作在 2400Mb/s,TL2 和 TL3 的长度可以用来大概评估 PCB Stub 长度加上 Connector 长度加上内存条长度。（此处只是用来做大概评估，如果时间条件