电子时钟设计.ppt

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1、LOGO EDA EDA 电子时钟设计电子时钟设计电子时钟设计电子时钟设计CompanyCompanyLOGOLOGOEDA EDA 电子时钟设计电子时钟设计电子时钟设计电子时钟设计引引 言言 EDA、VHDL简介 设计过程 系统仿真 1 1 1 1引引引引 言言言言1.1 课程设计的目的课程设计的目的本次设计的目的就是在掌握本次设计的目的就是在掌握EDA实验开发系统的初步使实验开发系统的初步使用基础上，了解用基础上，了解EDA技术，对计算机系统中时钟控制系技术，对计算机系统中时钟控制系统进一步了解，掌握状态机工作原理，同时了解计算机统进一步了解，掌握状态机工作原理，同时了解计算机时钟脉冲是怎

2、么产生和工作的。在掌握所学的计算机组时钟脉冲是怎么产生和工作的。在掌握所学的计算机组成与结构课程理论知识时。通过对数字秒表的设计，进成与结构课程理论知识时。通过对数字秒表的设计，进行理论与实际的结合，提高与计算机有关设计能力，提行理论与实际的结合，提高与计算机有关设计能力，提高分析、解决计算机技术实际问题的能力。通过课程设高分析、解决计算机技术实际问题的能力。通过课程设计深入理解计算机结构与控制实现的技术，达到课程设计深入理解计算机结构与控制实现的技术，达到课程设计的目标。计的目标。1.2 课程设计的内容课程设计的内容利用利用VHDL语言设计基于计算机电路中时钟脉冲原理的数语言设计基于计算机电

3、路中时钟脉冲原理的数字秒表。该数字秒表能显示范围为字秒表。该数字秒表能显示范围为24小时小时00分钟分钟00秒的秒的简易数字秒表。秒范围进行计时，显示最长时间是简易数字秒表。秒范围进行计时，显示最长时间是23小小时时59分分59秒。计时精度达到秒。计时精度达到10ms。设计了复位开关和启。设计了复位开关和启停开关。复位开关可以在任何情况下使用，使用以后计停开关。复位开关可以在任何情况下使用，使用以后计时器清零，并做好下一次计时的准备。时器清零，并做好下一次计时的准备。 2.1 2.1 EDAEDA技术技术2 EDA2 EDA、VHDLVHDL简介简介简介简介 EDA是指以计算机为工作平台，融合

4、了应用电子技术、计算机技术、智能化技术的最新成果而开发出的电子CAD通用软件包，它根据硬件描述语言HDL完成的设计文件，自动完成逻辑编译、化简、分割、综合、优化、布局布线及仿真，直至完成对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。目前EDA主要辅助进行三个方面的设计工作：IC设计、电子电路设计和PCB设计。没有EDA技术的支持，想要完成超大规模集成电路的设计制造是不可想象的；反过来，生产制造技术的不断进步又必将对EDA技术提出新的要求。2.2.1 VHDL的简介VHDL语言是一种用于电路设计的高级语言。它在80年代的后期出现。最初是由美国国防部开发出来供美军用来提高设计的可靠性和缩减

5、开发周期的一种使用范围较小的设计语言。但是，由于它在一定程度上满足了当时的设计需求，于是他在1987年成为A I/IEEE的标准（IEEE STD 1076-1987）。1993年更进一步修订，变得更加完备，成为A I/IEEE的A I/IEEE STD 1076-1993标准。目前，大多数的CAD厂商出品的EDA软件都兼容了这种标准。自IEEE公布了VHDL的标准版本，IEEE-1076（简称87版)之后，各EDA公司相继推出了自己的VHDL设计环境，或宣布自己的设计工具可以和VHDL接口。此后VHDL在电子设计领域得到了广泛的接受，并逐步取代了原有的非标准的硬件描述语言。1993年，IEE

6、E对VHDL进行了修订，从更高的抽象层次和系统描述能力上扩展VHDL的内容，公布了新版本的VHDL，即IEEE标准的1076-1993版本，（简称93版）。现在，VHDL和Verilog作为IEEE的工业标准硬件描述语言，又得到众多EDA公司的支持，在电子工程领域，已成为事实上的通用硬件描述语言。有专家认为，在新的世纪中，VHDL于Verilog语言将承担起大部分的数字系统设计任务。2.2 2.2 硬件描述语言硬件描述语言VHDLVHDL2.2.2 VHDL2.2.2 VHDL语言的特点语言的特点VHDLVHDL的程序结构特点是将一项工程设计，关于用的程序结构特点是将一项工程设计，关于用VHD

7、LVHDL和原理图输入进和原理图输入进行行CPLD/FPGACPLD/FPGA设计的粗略比较：在设计中，如果采用原理图输入的设设计的粗略比较：在设计中，如果采用原理图输入的设计方式是比较直观的。你要设计的是什么，你就直接从库中调出来用计方式是比较直观的。你要设计的是什么，你就直接从库中调出来用就行了。这样比较符合人们的习惯。在对一个设计实体定义了外部界就行了。这样比较符合人们的习惯。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是这种将设计实体分成内外部分的

8、概念是VHDLVHDL系统设计的基本点。应用系统设计的基本点。应用VHDLVHDL进行工程设计的优点是多方面的。进行工程设计的优点是多方面的。（1 1）与其他的硬件描述语言相比，）与其他的硬件描述语言相比，VHDLVHDL具有更强的行为描述能力，具有更强的行为描述能力，从而决定了他成为系统设计领域最佳的硬件描述语言。强大的行为描从而决定了他成为系统设计领域最佳的硬件描述语言。强大的行为描述能力是避开具体的器件结构，从逻辑行为上描述和设计大规模电子述能力是避开具体的器件结构，从逻辑行为上描述和设计大规模电子系统的重要保证。系统的重要保证。（2 2）VHDLVHDL丰富的仿真语句和库函数，使得在任

9、何大系统的设计早期丰富的仿真语句和库函数，使得在任何大系统的设计早期就能查验设计系统的功能可行性，随时可对设计进行仿真模拟。就能查验设计系统的功能可行性，随时可对设计进行仿真模拟。（3 3）VHDLVHDL语句的行为描述能力和程序结构决定了他具有支持大规模语句的行为描述能力和程序结构决定了他具有支持大规模设计的分解和已有设计的再利用功能。符合市场需求的大规模系统高设计的分解和已有设计的再利用功能。符合市场需求的大规模系统高效，高速的完成必须有多人甚至多个代发组共同并行工作才能实现。效，高速的完成必须有多人甚至多个代发组共同并行工作才能实现。（4 4）对于用）对于用VHDLVHDL完成的一个确定

10、的设计，可以利用完成的一个确定的设计，可以利用EDAEDA工具进行逻辑工具进行逻辑综合和优化，并自动的把综合和优化，并自动的把VHDLVHDL描述设计转变成门级网表。描述设计转变成门级网表。（5 5）VHDLVHDL对设计的描述具有相对独立性，设计者可以不懂硬件的结对设计的描述具有相对独立性，设计者可以不懂硬件的结构，也不必管理最终设计实现的目标器件是什么，而进行独立的设计。构，也不必管理最终设计实现的目标器件是什么，而进行独立的设计。2.2.3VHDL2.2.3VHDL的设计流程的设计流程它主要包括以下几个步骤：它主要包括以下几个步骤：（1 1）.文本编辑：文本编辑：用任何文本编辑器都可以进

11、行，也可以用专用的用任何文本编辑器都可以进行，也可以用专用的HDLHDL编辑环境。通常编辑环境。通常VHDLVHDL文件保存为文件保存为.vhdvhd文件，文件，VerilogVerilog文件保存为文件保存为.v.v文件文件（2 2）.功能仿真：功能仿真：将文件调入将文件调入HDLHDL仿真软件进行功能仿真，检查逻辑功能是否正确（也仿真软件进行功能仿真，检查逻辑功能是否正确（也叫前仿真，对简单的设计可以跳过这一步，只在布线完成以后，进行叫前仿真，对简单的设计可以跳过这一步，只在布线完成以后，进行时序仿真）时序仿真）（3 3）.逻辑综合：逻辑综合：将源文件调入逻辑综合软件进行综合，即把语言综合

12、成最简的布尔表将源文件调入逻辑综合软件进行综合，即把语言综合成最简的布尔表达式。逻辑综合软件会生成达式。逻辑综合软件会生成.edfedf或或.edifedif 的的EDAEDA工业标准文件。工业标准文件。(4(4）.布局布线：布局布线：将将.edfedf文件调入文件调入PLDPLD厂家提供的软件中进行布线，即把设计好的逻辑厂家提供的软件中进行布线，即把设计好的逻辑安放安放PLD/FPGAPLD/FPGA内。内。（5).5).时序仿真：时序仿真：需要利用在布局布线中获得的精确参数，用仿真软件验证电路的时序。需要利用在布局布线中获得的精确参数，用仿真软件验证电路的时序。（也叫后仿真）（也叫后仿真）

13、通常以上过程可以都在通常以上过程可以都在PLD/FPGAPLD/FPGA厂家提供的开发工厂家提供的开发工具。具。3 3设计过程设计过程设计过程设计过程3.1 3.1 设计规划设计规划 3.23.2各模块的原理及其程序各模块的原理及其程序2 2时基分频模块时基分频模块1 1控制模块控制模块3 3计时模块计时模块3.1 3.1 设计规划设计规划3.23.2各模块的原理及其程序各模块的原理及其程序3.2.1控制模块控制模块计时模块的作用是针对计时过程进行控制。计时控制模块可用俩个按钮来完成秒表的启动、停止和复位。部分源程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164

14、.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CTRL IS PORT(CLR,CLK,SP:IN STD_LOGIC;EN:OUT STD_LOGIC);COM:PROCESS(SP,CURRENT_STATE)BEGINEND IF;END PROCESS;END BEHAVE;3.2.2时基分频模块时基分频模块时基分频模块的作用把输入时钟信号变为分频输出信号。源程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CB10 IS POR

15、T(CLK:IN STD_LOGIC;CO:OUT STD_LOGIC);END CB10;ARCHITECTURE ART OF CB10 IS SIGNAL COUNT:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(CLK)BEGIN IF RISING_EDGE(CLK)THEN IF COUNT=1001THEN COUNT=0000;CO=1;ELSE COUNT=COUNT+1;CO=0;END IF;END IF;END PROCESS;END ART;3.2.3计时模块计时模块计时模块执行计时功能，计时方法和计算机一样是对标准时钟脉冲计数。

16、他是由四个十进制计数器和俩个六进制计数器构成，其中毫秒位、十毫秒位、秒位和分位采用十进制计数器，十秒位和十分位采用六进制计数器。3.2.4显示模块计时显示电路的作用是将计时值在LED数码管上显示出来。计时电路产生的值经过BCD七段译码后，驱动LED数码管。计时显示电路的实现方案采用扫描显示。4 4系统仿真系统仿真系统仿真系统仿真时基分频模块仿真分析：CLK为时钟信号的输入，CO为分频输出信号 控制模块控制模块的仿真的仿真 分析：CLK、CLR和SP为输入信号，EN为输出信号。计时电路计时电路模块仿真模块仿真 十进制计数器的仿真 计时电路计时电路模块仿真模块仿真 六进制计数器的仿真 计数器的仿真

17、 计时电路计时电路模块仿真模块仿真 分析：clk为时钟脉冲脉冲，s_1ms是毫秒计数值，s_10ms是十毫秒计数器，s_100ms是百毫秒计数器，s_1s是秒计数器，s_10s是十秒计数器，m_1min是分计数器，s_10min是十分计数器，hour是小时计数器。它们均为输入信号。每来两个时钟脉冲，s_1ms加1，当s_1ms满十时，s_10ms加1，依次类推，s_10ms满十的时候，s_100ms加1等等作为输出。数据选择器的仿真数据选择器的仿真数据选择器的仿真数据选择器的仿真BCDBCD七段译码器驱动器的仿真七段译码器驱动器的仿真七段译码器驱动器的仿真七段译码器驱动器的仿真 分析：bcd为时钟脉冲输入信号，led是输出信号，如图所示：当输出为“1111110”时候，输入为“0000”；当输出为“0110000”时输入“0001”,当输入为“0010”时输出为“1101101”，当输入为“0011”时输出为“1111001”等等来实现七段译码功能。数字秒表整个系统的仿数字秒表整个系统的仿数字秒表整个系统的仿数字秒表整个系统的仿真真真真分析：秒表开始从零开始计数，每次增加10ms。工作很正常的进行。LOGO