优化和时序分析PPT讲稿.ppt

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1、优化和时序分析第1页，共74页，编辑于2022年，星期四11.1 资源优化资源优化 K KX康芯科技康芯科技11.1.1 资源共享资源共享【例【例11-1】LIBRARY ieee;USE ieee.std_logic_1164.all;USE ieee.std_logic_unsigned.all;USE ieee.std_logic_arith.all;ENTITY multmux IS PORT(A0,A1，B :IN std_logic_vector(3 downto 0);sel :IN std_logic;Result :OUT std_logic_vector(7 downto

2、0);END multmux;ARCHITECTURE rtl OF multmux ISBEGIN process(A0,A1,B,sel)begin if(sel=0)then Result=A0*B;else Result=A1*B;end if;end process;END rtl;第2页，共74页，编辑于2022年，星期四11.1 资源优化资源优化 K KX康芯科技康芯科技11.1.1 资源共享资源共享 图图11-1 先乘后选择的设计方法先乘后选择的设计方法RTL结构结构 第3页，共74页，编辑于2022年，星期四11.1 资源优化资源优化 K KX康芯科技康芯科技11.1.1 资

3、源共享资源共享 图图11-2 先选择后乘设计方法先选择后乘设计方法RTL结构结构 第4页，共74页，编辑于2022年，星期四11.1 资源优化资源优化 K KX康芯科技康芯科技11.1.1 资源共享资源共享【例【例11-2】ARCHITECTURE rtl OF muxmult IS signal temp:std_logic_vector(3 downto 0);BEGIN process(A0,A1,B,sel)begin if(sel=0)then temp=A0;else temp=A1;end if;result=temp*B;end process;END rtl;第5页，共74页

4、，编辑于2022年，星期四11.1 资源优化资源优化 K KX康芯科技康芯科技11.1.1 资源共享资源共享 图图11-3 资源共享反例资源共享反例 第6页，共74页，编辑于2022年，星期四11.1 资源优化资源优化 K KX康芯科技康芯科技11.1.2 逻辑优化逻辑优化【例【例11-3】LIBRARY ieee;USE ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;ENTITY mult1 IS PORT(clk:in std_logic;ma:In std_logi

5、c_vector(11 downto 0);mc:out std_logic_vector(23 downto 0);END mult1;ARCHITECTURE rtl OF mult1 IS signal ta，tb:std_logic_vector(11 downto 0);BEGINprocess(clk)begin if(clkevent and clk=1)then ta=ma;tb=100110111001;mc=ta*tb;end if;end process;END rtl;第7页，共74页，编辑于2022年，星期四11.1 资源优化资源优化 K KX康芯科技康芯科技11.1

6、.2 逻辑优化逻辑优化【例【例11-4】LIBRARY ieee;USE ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;ENTITY mult2 IS PORT(clk:in std_logic;ma:In std_logic_vector(11 downto 0);mc:out std_logic_vector(23 downto 0);END mult2;ARCHITECTURE rtl OF mult2 IS signal ta:std_logic_vector(1

7、1 downto 0);constant tb:std_logic_vector(11 downto 0):=100110111001;BEGINprocess(clk)begin if(clkevent and clk=1)then ta=ma;mc=ta*tb;end if;end process;END rtl;第8页，共74页，编辑于2022年，星期四11.1 资源优化资源优化 K KX康芯科技康芯科技11.1.3 串行化串行化【例【例11-5】LIBRARY ieee;USE ieee.std_logic_1164.all;use ieee.std_logic_unsigned.al

8、l;use ieee.std_logic_arith.all;ENTITY pmultadd IS PORT(clk:in std_logic;a0,a1,a2,a3:in std_logic_vector(7 downto 0);b0,b1,b2,b3:in std_logic_vector(7 downto 0);yout:out std_logic_vector(15 downto 0);END pmultadd;ARCHITECTURE p_arch OF pmultadd ISBEGINprocess(clk)begin if(clkevent and clk=1)then yout

9、=(a0*b0)+(a1*b1)+(a2*b2)+(a3*b3);end if;end process;END p_arch;yout=a0 b0+a1 b1+a2 b2+a3 b3 第9页，共74页，编辑于2022年，星期四11.1 资源优化资源优化 K KX康芯科技康芯科技11.1.3 串行化串行化 图图11-4 并行并行乘法并行并行乘法RTL结构（结构（Synplify综合）综合）第10页，共74页，编辑于2022年，星期四K KX康芯科技康芯科技【例【例11-6】LIBRARY ieee;USE ieee.std_logic_1164.all;use ieee.std_logic_un

10、signed.all;use ieee.std_logic_arith.all;ENTITY smultadd IS PORT(clk，start:in std_logic;a0,a1,a2,a3:In std_logic_vector(7 downto 0);b0,b1,b2,b3:In std_logic_vector(7 downto 0);yout:out std_logic_vector(15 downto 0);END smultadd;ARCHITECTURE s_arch OF smultadd IS signal cnt:std_logic_vector(2 downto 0

11、);signal tmpa，tmpb:std_logic_vector(7 downto 0);signal tmp，ytmp:std_logic_vector(15 downto 0);BEGINtmpa=a0 when cnt=0 else a1 when cnt=1 else a2 when cnt=2 else a3 when cnt=3 else a0;tmpb=b0 when cnt=0 else b1 when cnt=1 else b2 when cnt=2 else b3 when cnt=3 else b0;tmp=tmpa*tmpb;process(clk)begin i

12、f(clkevent and clk=1)then if(start=1)then cnt=000;ytmp 0);elsif(cnt4)then cnt=cnt+1;ytmp=ytmp+tmp;elsif(cnt=4)then yout=ytmp;end if;end if;end process;END s_arch;第11页，共74页，编辑于2022年，星期四11.2 速度优化速度优化 K KX康芯科技康芯科技11.2.1 流水线设计流水线设计 图图11-5 未使用流水线未使用流水线 第12页，共74页，编辑于2022年，星期四11.2 速度优化速度优化 K KX康芯科技康芯科技11.2

13、.1 流水线设计流水线设计 图图11-6 使用流水线使用流水线 第13页，共74页，编辑于2022年，星期四11.2 速度优化速度优化 K KX康芯科技康芯科技11.2.1 流水线设计流水线设计 图图11-7 流水线工作图示流水线工作图示 第14页，共74页，编辑于2022年，星期四K KX康芯科技康芯科技【例【例11-7】LIBRARY ieee;USE ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;ENTITY adder4 IS PORT(clk:in std_lo

14、gic;a0,a1,a2,a3:in std_logic_vector(7 downto 0);yout:out std_logic_vector(9 downto 0);END adder4;ARCHITECTURE normal_arch OF adder4 IS signal t0,t1,t2,t3:std_logic_vector(7 downto 0);signal addtmp0,addtmp1:std_logic_vector(8 downto 0);BEGINprocess(clk)begin if(clkevent and clk=1)then t0=a0;t1=a1;t2=

15、a2;t3=a3;end if;end process;addtmp0=0&t0+t1;addtmp1=0&t2+t3;process(clk)begin if(clkevent and clk=1)then yout=0&addtmp0+addtmp1;end if;end process;END normal_arch;第15页，共74页，编辑于2022年，星期四K KX康芯科技康芯科技【例【例11-8】LIBRARY ieee;USE ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_ar

16、ith.all;ENTITY pipeadd IS PORT(clk:in std_logic;a0,a1,a2,a3:in std_logic_vector(7 downto 0);yout:out std_logic_vector(9 downto 0);END pipeadd;ARCHITECTURE pipelining_arch OF pipeadd IS signal t0,t1,t2,t3:std_logic_vector(7 downto 0);signal addtmp0,addtmp1:std_logic_vector(8 downto 0);BEGINprocess(cl

17、k)begin if(clkevent and clk=1)then t0=a0;t1=a1;t2=a2;t3=a3;end if;end process;process(clk)begin if(clkevent and clk=1)then addtmp0=0&t0+t1;addtmp1=0&t2+t3;yout=0&addtmp0+addtmp1;end if;end process;END pipelining_arch;第16页，共74页，编辑于2022年，星期四11.2 速度优化速度优化 K KX康芯科技康芯科技11.2.2 寄存器配平寄存器配平 图图11-8 不合理的结构不合理的

18、结构 第17页，共74页，编辑于2022年，星期四11.2 速度优化速度优化 K KX康芯科技康芯科技11.2.2 寄存器配平寄存器配平 图图11-9 寄存器配平的结构寄存器配平的结构 第18页，共74页，编辑于2022年，星期四11.2 速度优化速度优化 K KX康芯科技康芯科技11.2.3 关键路径法关键路径法 图图11-10 关键路径示意关键路径示意 第19页，共74页，编辑于2022年，星期四11.3 优化设置与时序分析优化设置与时序分析 K KX康芯科技康芯科技11.3.1 Settings设置设置 11.3.2 HDL版本设置及版本设置及Analysis&Synthesis功能功能

19、 11.3.3 Analysis&Synthesis的优化设置的优化设置 11.3.4 适配器适配器Fitter设置设置 第20页，共74页，编辑于2022年，星期四11.3 优化设置与时序分析优化设置与时序分析 K KX康芯科技康芯科技图图9-11 布线倍布线倍增器优化程度增器优化程度指数选择指数选择 第21页，共74页，编辑于2022年，星期四11.3 优化设置与时序分析优化设置与时序分析 K KX康芯科技康芯科技11.3.5 增量布局布线控制设置增量布局布线控制设置 图图11-12 反标设反标设置置 第22页，共74页，编辑于2022年，星期四11.3 优化设置与时序分析优化设置与时序分

20、析 K KX康芯科技康芯科技11.3.6 使用使用Design Assistant检查设计可靠性检查设计可靠性 图图11-13 Design Assistant设置设置 第23页，共74页，编辑于2022年，星期四11.3 优化设置与时序分析优化设置与时序分析 11.3.7 时序设置与分析时序设置与分析 图图11-14 全编译前时序条件设置（设置时钟信号全编译前时序条件设置（设置时钟信号CLK不低于不低于130MHz）第24页，共74页，编辑于2022年，星期四11.3 优化设置与时序分析优化设置与时序分析 11.3.7 时序设置与分析时序设置与分析 图图11-15 由由Timing Wiza

21、rd窗口设置时序条件窗口设置时序条件 第25页，共74页，编辑于2022年，星期四11.3 优化设置与时序分析优化设置与时序分析 11.3.8 查看时序分析结果查看时序分析结果 图图11-16 时序分析报告窗时序分析报告窗 第26页，共74页，编辑于2022年，星期四11.3 优化设置与时序分析优化设置与时序分析 11.3.8 查看时序分析结果查看时序分析结果 图图11-17 Timing Analyzer Tool 项进入的时序分析报告窗项进入的时序分析报告窗 第27页，共74页，编辑于2022年，星期四11.3 优化设置与时序分析优化设置与时序分析 11.3.9 适配优化设置示例适配优化设

22、置示例 图图11-18 未用乘积项前的编译报告未用乘积项前的编译报告 第28页，共74页，编辑于2022年，星期四K KX康芯科技康芯科技【例【例11-9】用用CASE语句设计的正弦信号发生器语句设计的正弦信号发生器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY SINGT IS PORT(CLK :IN STD_LOGIC;DOUT :OUT INTEGER RANGE 255 DOWNTO 0 );END;ARCHITECTURE DACC OF SINGT IS SIGNAL

23、Q :INTEGER RANGE 63 DOWNTO 0;SIGNAL D :INTEGER RANGE 255 DOWNTO 0;BEGINPROCESS(CLK)BEGIN IF CLKEVENT AND CLK=1 THENIF Q 63 THEN Q=Q+1;ELSE Q D D D D D D D D D D D D D D D D D D D D D D D D D D D D D D D D D D D D D D D D D D D D D D D D D D D D D D D D D D D D D D D D NULL;END CASE;END PROCESS;DOUT=

24、D;END;第30页，共74页，编辑于2022年，星期四11.3 优化设置与时序分析优化设置与时序分析 11.3.9 适配优化设置示例适配优化设置示例 图图11-19 针对工程选择针对工程选择Locate in Assignment Editor K KX康芯科技康芯科技第31页，共74页，编辑于2022年，星期四11.3 优化设置与时序分析优化设置与时序分析 11.3.9 适配优化设置示例适配优化设置示例 图图11-20 选用乘积项逻辑优化选用乘积项逻辑优化 K KX康芯科技康芯科技第32页，共74页，编辑于2022年，星期四11.3 优化设置与时序分析优化设置与时序分析 11.3.9 适配

25、优化设置示例适配优化设置示例 图图11-21在在floorplan中可以看到使用了中可以看到使用了32个个ESB K KX康芯科技康芯科技第33页，共74页，编辑于2022年，星期四11.3 优化设置与时序分析优化设置与时序分析 11.3.9 适配优化设置示例适配优化设置示例 图图11-22使用了乘积项的编译报告使用了乘积项的编译报告 K KX康芯科技康芯科技第34页，共74页，编辑于2022年，星期四11.3 优化设置与时序分析优化设置与时序分析 11.3.10 Slow Slew Rate设置设置 图图11-23 Slow Slew Rate选择选择 K KX康芯科技康芯科技第35页，共7

26、4页，编辑于2022年，星期四11.3 优化设置与时序分析优化设置与时序分析 11.3.11 LogicLock优化技术优化技术 K KX康芯科技康芯科技 大规模系统开发中，应用逻辑锁定技术可以优化设计，大规模系统开发中，应用逻辑锁定技术可以优化设计，合理分配硬件资料，提高系统的工作速度和可靠性。合理分配硬件资料，提高系统的工作速度和可靠性。QuartusII支持逻辑锁定技术的支持逻辑锁定技术的FPGA器件系列有器件系列有APEX20K、APEXII、Excalibur、Cyclone/II和和Stratix/II等。等。第36页，共74页，编辑于2022年，星期四11.4 Chip Edit

27、or应用应用 11.4.1 Chip Editor应用实例应用实例 K KX康芯科技康芯科技图图9-24 最左侧是最左侧是CNT4B占用的占用的LAB 第37页，共74页，编辑于2022年，星期四11.4 Chip Editor应用应用 11.4.1 Chip Editor应用实例应用实例 K KX康芯科技康芯科技9-25 放大后的放大后的LAB分布分布 第38页，共74页，编辑于2022年，星期四11.4 Chip Editor应用应用 11.4.1 Chip Editor应用实例应用实例 图图11-26 被占用的被占用的LAB 图图11-27 LAB中被占用的中被占用的5个个LCs 第39

28、页，共74页，编辑于2022年，星期四11.4 Chip Editor应用应用 11.4.1 Chip Editor应用实例应用实例 K KX康芯科技康芯科技图图11-28 Resource Property Editor的门级原理图编辑窗的门级原理图编辑窗 第40页，共74页，编辑于2022年，星期四11.4 Chip Editor应用应用 11.4.1 Chip Editor应用实例应用实例 K KX康芯科技康芯科技图图11-29 的时序分析报告窗图的时序分析报告窗图 第41页，共74页，编辑于2022年，星期四11.4 Chip Editor应用应用 11.4.2 Chip Editor

29、功能说明功能说明 K KX康芯科技康芯科技图图9-30 打开打开Netlist Explorer窗窗 第42页，共74页，编辑于2022年，星期四11.4 Chip Editor应用应用 11.4.2 Chip Editor功能说明功能说明 K KX康芯科技康芯科技图图11-31 打开属性和端口连接窗打开属性和端口连接窗 第43页，共74页，编辑于2022年，星期四11.4 Chip Editor应用应用 11.4.3 利用利用Change Manager检测底层逻辑检测底层逻辑 K KX康芯科技康芯科技图图11-32 打开打开Change Manager窗窗 第44页，共74页，编辑于202

30、2年，星期四习习 题题 K KX康芯科技康芯科技11-1利利用用资资源源共共享享的的面面积积优优化化方方法法对对下下面面程程序序进进行行优优化化(仅仅要要求求在在面面积积上上优优化化)。习习题题程程序如下：序如下：【例【例11-10】LIBRARY ieee;USE ieee.std_logic_1164.all;USE ieee.std_logic_unsigned.all;USE ieee.std_logic_arith.all;ENTITY addmux IS PORT(A,B,C,D :IN std_logic_vector(7 downto 0);sel :IN std_logic;

31、Result :OUT std_logic_vector(7 downto 0);END addmux;ARCHITECTURE rtl OF addmux ISBEGIN process(A,B,C,D,sel)begin if(sel=0)then Result=A+B;else Result=C+D;end if;end process;END rtl;第45页，共74页，编辑于2022年，星期四习习 题题 K KX康芯科技康芯科技11-2试通过优化逻辑的方式对图试通过优化逻辑的方式对图11-33中所示的结构进行改进，给出中所示的结构进行改进，给出VHDL代码和结构图。代码和结构图。图图

32、11-33 习题习题11-2图图 第46页，共74页，编辑于2022年，星期四习习 题题 K KX康芯科技康芯科技11-3已知已知4阶直接型阶直接型FIR滤波器节的数学表达式如下：滤波器节的数学表达式如下：y(n)=x(n)h(0)+x(n-1)+x(n-2)h(2)+x(n-3)h(3)x(n)与与x(n-m)，m=0，1，2，3是是延延迟迟关关系系，m表表示示延延迟迟的的clk数数。x(n-m)与与h(m)的的位位宽宽均均为为8位位，y(n)为为10位位，其其中中h(m)在在模模块块例例化化后后为为常常数数。该该模模块块的的输输入入为为x(n)、clk，输出为，输出为y(n)，试实现该逻辑

33、。，试实现该逻辑。11-4对对习习题题11-3中中的的FIR滤滤波波器器节节在在速速度度上上进进行行优优化化(在在h(m)固固定定的的情情况况下下)，试试采用流水线技术。采用流水线技术。11-5利利用用FPGA的的LUT结结构构，构构建建资资源源占占用用较较小小的的常常数数乘乘法法器器，改改进进习习题题11-3、11-4的设计，减少模块的资源使用。的设计，减少模块的资源使用。11-611-6若若对对速速度度要要求求不不高高，但但目目标标芯芯片片的的容容量量较较小小，试试把把习习题题11-311-3中中的的FIRFIR滤滤波波器器用用串串行化的方式实现。行化的方式实现。第47页，共74页，编辑于

34、2022年，星期四习习 题题 K KX康芯科技康芯科技11-7设设计计一一个个连连续续乘乘法法器器，输输入入为为a0，a1，a2，a3，位位宽宽各各为为8位位，输输出出rout为为32位位，完完成成rout=a0*a1*a2*a3，试实现之。，试实现之。11-8对对11-7进行优化，判断以下实现方法，那种方法更好？进行优化，判断以下实现方法，那种方法更好？rout=(a0*a1)*a2)*a3 rout=(a0*a1)*(a2*a3)11-9为提高速度，对习题为提高速度，对习题11-8中的前一种方法加上流水线技术进行实现。中的前一种方法加上流水线技术进行实现。11-10试试对对以以上上的的习习

35、题题解解答答通通过过设设置置QuartusII相相关关选选项项的的方方式式，提提高高速速度度，减减小小面面积。积。第48页，共74页，编辑于2022年，星期四实实 验验 与与 设设 计计 K KX康芯科技康芯科技11-1 采用流水线技术设计高速数字相关器采用流水线技术设计高速数字相关器(1)实实验验目目的的：设设计计一一个个在在数数字字通通信信系系统统中中常常见见的的数数字字相相关关器器，并并利利用用流流水水线线技技术提高其工作速度，对其进行仿真和硬件测试。术提高其工作速度，对其进行仿真和硬件测试。(2)实实验验原原理理：数数字字相相关关器器用用于于检检测测等等长长度度的的两两个个数数字字序序

36、列列间间相相等等的的位位数数，实实现现序序列列间间的的相关运算。相关运算。一一位位相相关关器器，即即异异或或门门，异异或或的的结结果果可可以以表表示示两两个个1位位数数据据的的相相关关程程度度。异异或或为为0表表示示数数据据位位相相同同；异异或或为为1表表示示数数据据位位不不同同。多多位位数数字字相相关关器器可可以以由由多多个个一一位位相相关关器器构构成成，如如N位的数字相关器由位的数字相关器由N个异或门和个异或门和N个个1位相关结果统计电路构成。位相关结果统计电路构成。(3)实验内容实验内容1：根据上述原理设计一个并行根据上述原理设计一个并行4位数字相关器位数字相关器(例例9-17是示例程序

37、是示例程序)。提示：利用提示：利用CASE语句完成语句完成4个个1位相关结果的统计。位相关结果的统计。第49页，共74页，编辑于2022年，星期四实实 验验 与与 设设 计计 K KX康芯科技康芯科技11-1 采用流水线技术设计高速数字相关器采用流水线技术设计高速数字相关器【例【例11-11】stemp c c c c c c ./data/LUT10X10.mif,-波形数据初始化文件路径波形数据初始化文件路径lpm_hint=ENABLE_RUNTIME_MOD=YES,INSTANCE_NAME=rom2,.END;第59页，共74页，编辑于2022年，星期四实实 验验 与与 设设 计计

38、 K KX康芯科技康芯科技11-3 直接数字式频率合成器直接数字式频率合成器(DDS)设计实验设计实验【例【例11-13】LIBRARY IEEE;-32位加法器模块位加法器模块USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ADDER32B IS PORT(A:IN STD_LOGIC_VECTOR(31 DOWNTO 0);B:IN STD_LOGIC_VECTOR(31 DOWNTO 0);S:OUT STD_LOGIC_VECTOR(31 DOWNTO 0);END ADDER32B;ARCHITEC

39、TURE behav OF ADDER32B IS BEGINS=A+B;END behav;第60页，共74页，编辑于2022年，星期四实实 验验 与与 设设 计计 K KX康芯科技康芯科技11-3 直接数字式频率合成器直接数字式频率合成器(DDS)设计实验设计实验【例【例11-14】-32位寄存器模块位寄存器模块LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY REG32B IS PORT(Load:IN STD_LOGIC;DIN:IN STD_LOGIC_VECTOR(31 DOWNTO 0);DOUT:OUT STD_LOGIC_VECT

40、OR(31 DOWNTO 0);END REG32B;ARCHITECTURE behav OF REG32B ISBEGIN PROCESS(Load,DIN)BEGIN IF LoadEVENT AND Load=1 THEN -时钟到来时，锁存输入数据时钟到来时，锁存输入数据 DOUT=DIN;END IF;END PROCESS;END behav;第61页，共74页，编辑于2022年，星期四实实 验验 与与 设设 计计 K KX康芯科技康芯科技11-3 直接数字式频率合成器直接数字式频率合成器(DDS)设计实验设计实验【例【例11-15】rom_data.mif 10位正弦波数据文件

41、，读者可用位正弦波数据文件，读者可用MATLAB/DSP Builder生成生成WIDTH=10;DEPTH=1024;ADDRESS_RADIX=DEC;DATA_RADIX=DEC;CONTENT BEGIN 0:513;1:515;2:518;3:521;4:524;5:527;6:530;7:533;8:537;9:540;10:543;11:546;13:549;13:552;14:555;.（略去部分数据）（略去部分数据）1018:493;1019:496;1020:499;1021:502;1022:505;1023:508;END;第62页，共74页，编辑于2022年，星期四实

42、实 验验 与与 设设 计计 K KX康芯科技康芯科技11-3 直接数字式频率合成器直接数字式频率合成器(DDS)设计实验设计实验图图11-38 DDS.vhd顶层原理图顶层原理图 第63页，共74页，编辑于2022年，星期四实实 验验 与与 设设 计计 K KX康芯科技康芯科技11-3 直接数字式频率合成器直接数字式频率合成器(DDS)设计实验设计实验图图11-39 DDS.vhd仿真波形仿真波形 第64页，共74页，编辑于2022年，星期四实实 验验 与与 设设 计计 K KX康芯科技康芯科技11-3 直接数字式频率合成器直接数字式频率合成器(DDS)设计实验设计实验(3)实实验验内内容容1

43、：详详细细述述叙叙DDS的的工工作作原原理理，依依据据例例11-12至至例例11-15完完成成仿仿真真，并并由由仿仿真真结结果果进进一一步步说说明明DDS的的原原理理。完完成成编编译译和和下下载载。选选择择模模式式1；键键2、键键1输输入入8位位频频率率字字FWORD；利利用用GW48系系统统ADDA板板上上的的10位位D/A5651输输出出波波形形，用用示波器观察输出波形。示波器观察输出波形。(4)实实验验内内容容2：根根据据图图11-36，在在原原设设计计（图图11-38）中中加加入入相相位位控控制制电电路路，用用键键4、键、键3输入输入8位相位字位相位字PWORD；重复实验；重复实验1的

44、内容。的内容。(5)实验内容实验内容3：将图将图11-38的顶层原理图表述为的顶层原理图表述为VHDL，重复实验，重复实验1的内容。的内容。(6)实实验验内内容容4：在在图图11-38的的设设计计中中增增加加一一些些元元件件，设设计计成成扫扫频频信信号号源源，扫频速率、扫频频域、扫频步幅可设置。扫频速率、扫频频域、扫频步幅可设置。第65页，共74页，编辑于2022年，星期四实实 验验 与与 设设 计计 K KX康芯科技康芯科技11-3 直接数字式频率合成器直接数字式频率合成器(DDS)设计实验设计实验(7)实实验验内内容容5：例例11-12后后的的程程序序将将32位位频频率率字字和和10位位相

45、相位位字字作作了了截截断断，都都是是8位位。如如果果不不作作截截断断，修修改改其其中中的的程程序序，并并设设法法在在GW48实实验验系系统统上上完完成成实实验验（提示，增加（提示，增加2个锁存器与单片机通信）。个锁存器与单片机通信）。(8)实实验验内内容容6：将将上上例例改改成成频频率率可可数数控控的的正正交交信信号号发发生生器器，即即使使电电路路输输出出两两路路信信号号，且且相相互互正正交交，一一路路为为正正弦弦(sin)信信号号，一一路路为为余余弦弦(cos)信信号（此电路可用于正交方式的信号调制解调）。号（此电路可用于正交方式的信号调制解调）。(9)实验内容实验内容7：利用上例设计一个利

46、用上例设计一个FSK信号发生器，并硬件实现之。信号发生器，并硬件实现之。(10)思考题：思考题：如果不作截断，此例的频率精度和相位精度分别是多少？如果不作截断，此例的频率精度和相位精度分别是多少？第66页，共74页，编辑于2022年，星期四实实 验验 与与 设设 计计 K KX康芯科技康芯科技11-4 基于基于DDS的数字移相信号发生器设计实验的数字移相信号发生器设计实验(1)实实验验原原理理：移移相相信信号号发发生生器器是是2003年年大大学学生生电电子子设设计计竞竞赛赛题题中中的的一一个个设设计计项项目目。图图11-40是是基基于于DDS模模型型的的数数字字移相信号发生器的电路模型图，示例

47、程序如例移相信号发生器的电路模型图，示例程序如例11-16所示。所示。（2）实实验验内内容容1：完完成成10位位输输出出数数据据宽宽度度的的移移相相信信号号发发生生器器的的设设计计，其其中中包包括括设设计计正正弦弦波波形形数数据据MIF文文件件（数数据据深深度度1024、数数据据类类型型是是十十进进制制数数）；给给出出仿仿真真波波形形。最最后后进进行行硬硬件件测测试试，对对于于GW48系系统统，推推荐荐选选择择模模式式1：CLK接接clock0，接接13MHz；用键用键4、3控制相位字控制相位字PWORD输入，键输入，键2、1控制频率字控制频率字FWORD输入。观察它们的图形和李萨如图形。输入

48、。观察它们的图形和李萨如图形。（3）实验内容）实验内容2：修改设计，增加幅度控制电路（如可以用一乘法器控制输出幅度）。修改设计，增加幅度控制电路（如可以用一乘法器控制输出幅度）。（4）实验内容）实验内容3：将此信号发生器改成具有扫频功能的波形发生器，扫速可数控，点频扫频可控。将此信号发生器改成具有扫频功能的波形发生器，扫速可数控，点频扫频可控。（5）实实验验思思考考题题：如如果果频频率率控控制制字字宽宽度度直直接接用用32位位，相相位位控控制制字字宽宽度度直直接接用用10位位，输输出出仍仍为为10位位，时时钟钟为为20MHz，计算频率、相位和幅度三者分别的步进精度是多少，给出输出频率的上下限。

49、计算频率、相位和幅度三者分别的步进精度是多少，给出输出频率的上下限。（6）实验报告：）实验报告：根据以上的实验要求、实验内容和实验思考题写出实验报告。根据以上的实验要求、实验内容和实验思考题写出实验报告。第67页，共74页，编辑于2022年，星期四实实 验验 与与 设设 计计 K KX康芯科技康芯科技图图11-40 数字移相信号发生器电路模型图数字移相信号发生器电路模型图 第68页，共74页，编辑于2022年，星期四实实 验验 与与 设设 计计 K KX康芯科技康芯科技【例【例11-16】数字移相信号发生器顶层设计文件，元件连接结构参考图】数字移相信号发生器顶层设计文件，元件连接结构参考图11

50、-40。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY DDS_VHDL IS -顶层设计顶层设计 PORT(CLK:IN STD_LOGIC;-系统时钟系统时钟 FWORD:IN STD_LOGIC_VECTOR(7 DOWNTO 0);-频率控制字频率控制字 PWORD:IN STD_LOGIC_VECTOR(7 DOWNTO 0);-相位控制字相位控制字 FOUT :OUT STD_LOGIC_VECTOR(9 DOWNTO 0);-可移相正弦信号输出可移相正弦信号输出 POU