数字电子技术 第12章 触发器与时序逻辑电路.ppt

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1、数字电子技术数字电子技术知识点和学习要求知识点和学习要求 触发器是时序逻辑电路的重要组成部分。触发器是由逻辑门触发器是时序逻辑电路的重要组成部分。触发器是由逻辑门加反馈线构成的，具有存储数据、记忆信息等多种功能。本章介加反馈线构成的，具有存储数据、记忆信息等多种功能。本章介绍的主要内容有：基本绍的主要内容有：基本RS触发器和同步触发器和同步RS触发器的电路结构、逻触发器的电路结构、逻辑符号和逻辑功能；几种常用的钟控触发器的电路结构、逻辑符辑符号和逻辑功能；几种常用的钟控触发器的电路结构、逻辑符号和逻辑功能。号和逻辑功能。时序逻辑电路简称时序电路，与组合逻辑电路一起是数字电时序逻辑电路简称时序电

2、路，与组合逻辑电路一起是数字电路的两大重要组成。本章首先介绍时序逻辑电路的基本概念、特路的两大重要组成。本章首先介绍时序逻辑电路的基本概念、特点及时序逻辑电路的一般分析方法。要求掌握典型时序逻辑部件点及时序逻辑电路的一般分析方法。要求掌握典型时序逻辑部件计数器和寄存器的逻辑功能、集成芯片及其使用方法及典型应用。计数器和寄存器的逻辑功能、集成芯片及其使用方法及典型应用。数字电路按逻辑功能的不同，可分为组合逻辑电路和时序逻数字电路按逻辑功能的不同，可分为组合逻辑电路和时序逻辑电路两大类。辑电路两大类。数字电子技术数字电子技术时序逻辑电路是指电路在任一时刻的输出状态不仅与该时刻各输时序逻辑电路是指电

3、路在任一时刻的输出状态不仅与该时刻各输入状态的组合有关，而且与电路前一时刻的状态（即原状态）有入状态的组合有关，而且与电路前一时刻的状态（即原状态）有关，时序逻辑电路的特点是具有记忆功能。本章主要介绍组成时关，时序逻辑电路的特点是具有记忆功能。本章主要介绍组成时序逻辑电路的基本单元序逻辑电路的基本单元触发器。触发器。触发器是具有记忆功能的基本逻辑单元。它有两个输出端触发器是具有记忆功能的基本逻辑单元。它有两个输出端Q和，有和，有两个输出稳定的状态：两个输出稳定的状态：0状态和状态和1状态；状态；Q=1称为触发器的称为触发器的“1”状状态，态，Q=0称为触发器的称为触发器的“0”状态。一个触发器

4、可以记忆状态。一个触发器可以记忆1位二值位二值信号。信号。触发器在不同的输入情况下，它可以被置成触发器在不同的输入情况下，它可以被置成0状态或状态或1状态；当输状态；当输入信号消失后，所置成的状态能够保持不变；触发器由入信号消失后，所置成的状态能够保持不变；触发器由1态变为态变为0态，或由态，或由0态变为态变为1态，称为触发器的翻转。触发器的态，称为触发器的翻转。触发器的Q输出端的翻输出端的翻转前状态称为触发器的初态或原态，它是触发器接收输入信号之转前状态称为触发器的初态或原态，它是触发器接收输入信号之前的稳定状态。相对于初态，触发器在触发之后的输出状态称为前的稳定状态。相对于初态，触发器在触

5、发之后的输出状态称为次态或新态，它是触发器接收输入信号之后所处的新的稳定状态。次态或新态，它是触发器接收输入信号之后所处的新的稳定状态。数字电子技术数字电子技术集成触发器可按多种方式分类。集成触发器可按多种方式分类。（1）按工作方式分，无时钟的是基本）按工作方式分，无时钟的是基本RS触发器，是异步工作方触发器，是异步工作方式；有时钟控制的称为时钟触发器，是同步工作方式。式；有时钟控制的称为时钟触发器，是同步工作方式。（2）根据逻辑功能的不同，触发器可以分为）根据逻辑功能的不同，触发器可以分为RS触发器、触发器、D触发触发器、器、JK触发器、触发器、T和和T触发器。触发器。（3）按结构方式分（仅

6、限时钟触发器），可分为维持阻塞触发）按结构方式分（仅限时钟触发器），可分为维持阻塞触发器、边沿触发器和主从触发器。器、边沿触发器和主从触发器。（4）根据触发方式不同，可分为电平触发器、边沿触发器和主）根据触发方式不同，可分为电平触发器、边沿触发器和主从触发器。从触发器。（5）按晶体管性质分，可分为双极型晶体管（）按晶体管性质分，可分为双极型晶体管（Bipolar Junction Transistor）集成触发器和）集成触发器和MOS型集成触发器。型集成触发器。触发器的逻辑功能可以用状态表、特性方程、状态转换图和触发器的逻辑功能可以用状态表、特性方程、状态转换图和波形图（又称时序图）、激励表来

7、描述。波形图（又称时序图）、激励表来描述。数字电子技术数字电子技术 基本基本RS触发器是触发器电路的基本结构形式，是构成其它类触发器是触发器电路的基本结构形式，是构成其它类型触发器的基础。从内部结构看，可分为由与非门组成的基本型触发器的基础。从内部结构看，可分为由与非门组成的基本RS触发器和或非门组成的基本触发器和或非门组成的基本RS触发器两种。触发器两种。12.1.1 由与非门组成的基本由与非门组成的基本RS触发器触发器1电路结构及逻辑符号电路结构及逻辑符号 由与非门组成的基本由与非门组成的基本RS触发器内部电路结构及逻辑符号如图触发器内部电路结构及逻辑符号如图12.1所示，它由两个与非门相

8、互交叉耦合而成。有两个信号输入所示，它由两个与非门相互交叉耦合而成。有两个信号输入端和，一般情况下，字母上的端和，一般情况下，字母上的“非非”表示低电平有效；有两个输表示低电平有效；有两个输出端出端Q和，正常情况下，二者是相反的逻辑状态。这里所加的输入和，正常情况下，二者是相反的逻辑状态。这里所加的输入信号（低电平）称为触发信号，由它们导致的转换过程称为翻转。信号（低电平）称为触发信号，由它们导致的转换过程称为翻转。由于这里的触发信号是电平，因此这种触发器称为电平控制触发由于这里的触发信号是电平，因此这种触发器称为电平控制触发器。器。数字电子技术数字电子技术（a）内部电路结构）内部电路结构 （

9、b）逻辑符号）逻辑符号图图12.1 由与非门组成的基本由与非门组成的基本RS触发器触发器2工作原理工作原理（1）=1，=1。假如触发器初始处于。假如触发器初始处于 0态，即态，即Q=0，=1，Q端耦合至端耦合至G1门的输入端，使其输出端门的输入端，使其输出端 反馈到反馈到G2门的输入端，使它的两个输入端都为门的输入端，使它的两个输入端都为1，因而保证了，因而保证了G1门的输出端门的输出端Q为为0，故触发器继续保持原来的，故触发器继续保持原来的0态。同理，若触发态。同理，若触发器处于器处于1态，在这种输入前提下，态，在这种输入前提下，Q也会继续保持也会继续保持1态。态。变为变为1，将此，将此1电

10、平再电平再数字电子技术数字电子技术数字电子技术数字电子技术3触发器的状态表触发器的状态表数字电子技术数字电子技术 【例【例12.1】由与非门组成的基本】由与非门组成的基本RS触发器的两个输入触发器的两个输入R、S波波形如图形如图12.2所示。试画出输出所示。试画出输出Q的波形。设触发器的初态为的波形。设触发器的初态为“0”。解：波形如图解：波形如图12.2。注意，不定状态是发生在和同时为。注意，不定状态是发生在和同时为0，又同时，又同时恢复为恢复为1之后。之后。数字电子技术数字电子技术图图12.2 例例12.1图图12.1.2 基本基本RS触发器逻辑功能的其它表示方法触发器逻辑功能的其它表示方

11、法 除了用状态表表示基本除了用状态表表示基本RS触发器的逻辑功能外，还可以用波触发器的逻辑功能外，还可以用波形图（也称为时序图）或者状态方程（特性方程）来表示基本形图（也称为时序图）或者状态方程（特性方程）来表示基本RS触发器的逻辑功能。触发器的逻辑功能。1时序图时序图 在给定或假设触发器的初始状态的情况下，根据已知的输入在给定或假设触发器的初始状态的情况下，根据已知的输入信号波形，可以画出相应的输出端信号波形，可以画出相应的输出端Q的波形，上下对应，按时间轴的波形，上下对应，按时间轴展开，高电平代表展开，高电平代表1，低电平为，低电平为0，这种波形图称为时序图，如，这种波形图称为时序图，如数

12、字电子技术数字电子技术图，如图图，如图12.2所示。所示。2状态方程 以逻辑函数的形式来描述次态与现态及输入信号之间的关系以逻辑函数的形式来描述次态与现态及输入信号之间的关系的逻辑表达式，称为状态方程。将次态的逻辑表达式，称为状态方程。将次态Qn+1作为输出变量，作为输出变量，R、S作为输入变量，由状态表可以导出基本作为输入变量，由状态表可以导出基本RS触发器的状态方程，经触发器的状态方程，经化简可得化简可得（约束条件）（约束条件）上式中约束条件表示上式中约束条件表示R和和S之积必须等于之积必须等于0。也就是说触发器输。也就是说触发器输入入R、S不能同时为不能同时为1，以避免出现状态不定现象。

13、该约束条件也，以避免出现状态不定现象。该约束条件也可以写作：可以写作：1 数字电子技术数字电子技术 综上所述，基本综上所述，基本RS触发器具有复位（触发器具有复位（Q=0）、置位（）、置位（Q=1）、）、保持原状态三种功能，保持原状态三种功能，R为复位输入端，为复位输入端，S为置位输入端，可以是为置位输入端，可以是低电平有效，也可以是高电平有效，取决于触发器的结构。低电平有效，也可以是高电平有效，取决于触发器的结构。其缺点是由于输入信号直接控制触发器的输出状态，虽然电其缺点是由于输入信号直接控制触发器的输出状态，虽然电路结构简单，但电路的抗干扰能力差；另外输入端路结构简单，但电路的抗干扰能力差

14、；另外输入端R和和S之间有约之间有约束，限制了触发器的使用。束，限制了触发器的使用。数字电子技术数字电子技术 基本基本RS触发器是由输入信号直接控制触发器的输出状态。也触发器是由输入信号直接控制触发器的输出状态。也就是说就是说R或或S的到来，基本的到来，基本RS触发器将随之翻转，这在实际应用中触发器将随之翻转，这在实际应用中会有许多不便，尤其在时间关系上难以控制，弄不好会在各触发会有许多不便，尤其在时间关系上难以控制，弄不好会在各触发器的状态转换关系上造成错乱。在实际工作中，常常要求某些触器的状态转换关系上造成错乱。在实际工作中，常常要求某些触发器按照一定的频率协调同步动作，为此我们希望有一种

15、这样的发器按照一定的频率协调同步动作，为此我们希望有一种这样的触发器，它们在一个称为时钟脉冲信号触发器，它们在一个称为时钟脉冲信号CP的控制下翻转，没有的控制下翻转，没有CP就不翻转，就不翻转，CP来到后才翻转。以保证触发器在同步时刻到来时才来到后才翻转。以保证触发器在同步时刻到来时才由输入信号控制输出状态。我们把这个控制脉冲信号称为时钟脉由输入信号控制输出状态。我们把这个控制脉冲信号称为时钟脉冲冲CP（Clock Pulse），此时触发器的输出状态就由时钟脉冲），此时触发器的输出状态就由时钟脉冲CP和输入信号共同决定。和输入信号共同决定。这种由时钟脉冲和输入信号共同决定输出状态的触发器，称这

16、种由时钟脉冲和输入信号共同决定输出状态的触发器，称为同步触发器或时钟触发器。同步为同步触发器或时钟触发器。同步RS触发器是其中最基本的一种触发器是其中最基本的一种电路结构。电路结构。数字电子技术数字电子技术考虑到时钟的作用，时钟脉冲到来之前，触发器的初态或原态，考虑到时钟的作用，时钟脉冲到来之前，触发器的初态或原态，用用Qn表示；时钟脉冲到来之后，触发器在触发之后的次态或新态，表示；时钟脉冲到来之后，触发器在触发之后的次态或新态，用用Qn+1表示。表示。12.2.1 同步同步RS触发器触发器1电路结构及逻辑符号电路结构及逻辑符号 由与非门组成的同步由与非门组成的同步RS触发器内部电路结构及逻辑

17、符号如图触发器内部电路结构及逻辑符号如图12.3所示。图所示。图12.3（a）中）中G1、G2两个与非门组成基本两个与非门组成基本RS触发器，触发器，G3、G4两个与非门是控制门。它有两个输入端两个与非门是控制门。它有两个输入端R和和S，通过控制，通过控制门输入；一个控制输入端即时钟脉冲门输入；一个控制输入端即时钟脉冲CP；两个输出端；两个输出端Q和和 ，正，正常情况下，二者是相反的逻辑状态。常情况下，二者是相反的逻辑状态。图图12.3（b）中）中C1表示时钟输入端，表示时钟输入端，C1中的中的C是控制关联标是控制关联标记，记，C1表示受其影响的输入是以数字表示受其影响的输入是以数字1标记的数

18、据输入，如标记的数据输入，如1R、1S。数字电子技术数字电子技术（a）电路结构）电路结构 （b）逻辑符号）逻辑符号图图12.3 由与非门组成的同步由与非门组成的同步RS触发器触发器 2工作原理工作原理 从图从图12.3中可以看出，当中可以看出，当CP=0时，控制门时，控制门G3、G4的输出均的输出均为为“1”，即基本，即基本RS触发器的触发器的 =1、=1，触发器的状态不，触发器的状态不变。当变。当CP=1时，控制门时，控制门G3、G4的输出由的输出由R、S决定。时钟脉冲过决定。时钟脉冲过去后（即去后（即CP=0），触发器的输出状态又进入保持期。），触发器的输出状态又进入保持期。数字电子技术数

19、字电子技术 下面分析下面分析=1时的工作情况：这里考虑到有时钟脉冲作用，我时的工作情况：这里考虑到有时钟脉冲作用，我们把们把CP之前的状态称作之前的状态称作Qn，CP触发之后的状态称作触发之后的状态称作Qn+1。（1）R=1，S=0。若触发器的初态为。若触发器的初态为“0”，即，即Qn=0，=1，门门G4因为因为S=0，其输出，其输出 =1=；门；门G3因为因为R和和CP都为都为“1”，所以其输出为，所以其输出为“0”，即，即 =0，故触发器，故触发器 ，=0。若触发器的初态为。若触发器的初态为“1”，即，即Qn=1，由于，由于S、R、和和 都没变；上面的基本都没变；上面的基本RS触发器状态也

20、不会变，故仍有触发器状态也不会变，故仍有 =0，。即此时不论触发器的初态为。即此时不论触发器的初态为“1”还是为还是为“0”，触发器的输出状态都为触发器的输出状态都为“0”。数字电子技术数字电子技术3状态表状态表 归纳上面的工作分析，得到同步归纳上面的工作分析，得到同步RS触发器的状态表如表触发器的状态表如表12.2所所示。示。数字电子技术数字电子技术表12.2 同步RS触发器的状态表 输入信号初始状态输出状态逻辑功能说明SR00000101（维持原态）00110100（置 0）11000111（置 1）111101状态不定禁止状态数字电子技术数字电子技术 由状态表可以看出，它和与非门构成的基

21、本由状态表可以看出，它和与非门构成的基本RS触发器的状态触发器的状态表实质上是一样的。只是输入信号为高电平有效，属于加了时钟表实质上是一样的。只是输入信号为高电平有效，属于加了时钟脉冲的电平控制触发器。脉冲的电平控制触发器。由状态表可以看出，同步由状态表可以看出，同步RS触发器的状态转换分别由触发器的状态转换分别由R、S和和CP控制，其中，控制，其中，R、S控制状态转换的方向，即转换为何种次态；控制状态转换的方向，即转换为何种次态；CP控制状态翻转的时刻，即何时发生翻转。控制状态翻转的时刻，即何时发生翻转。12.2.2 同步同步RS触发器逻辑功能的其它表示方法触发器逻辑功能的其它表示方法 与基

22、本与基本RS触发器一样，同步触发器的逻辑功能除了用状态表触发器一样，同步触发器的逻辑功能除了用状态表表示之外，也可以用时序图、状态方程（特性方程）和状态转换表示之外，也可以用时序图、状态方程（特性方程）和状态转换图来表示。图来表示。1状态方程状态方程 将将Qn+1作为输出变量，作为输出变量，R、S、Qn作为输入变量，由状态表可作为输入变量，由状态表可以得到同步以得到同步RS触发器的状态方程，经化简可得触发器的状态方程，经化简可得数字电子技术数字电子技术（约束条件）（约束条件）2状态转换图状态转换图 描述触发器的状态转换关系及转换条件的图形称为状态转换描述触发器的状态转换关系及转换条件的图形称为

23、状态转换图，简称转换图。图，简称转换图。一般情况下，我们把触发器的两个稳定状态一般情况下，我们把触发器的两个稳定状态“0”和和“1”用用两个圆圈表示，用箭头表示由现态两个圆圈表示，用箭头表示由现态Qn到次态到次态Qn+1的转换方向，并的转换方向，并在箭头的附近用文字或相应得说明来表示完成转换所必需的条件，在箭头的附近用文字或相应得说明来表示完成转换所必需的条件，这种表示图形就是状态图。状态图是设计时序逻辑电路必须掌握这种表示图形就是状态图。状态图是设计时序逻辑电路必须掌握的知识。的知识。图图12.4为同步为同步RS触发器的状态图，从图中可以得到和状态表触发器的状态图，从图中可以得到和状态表一致

24、的逻辑功能。图中箭头上所表示的是输入信号一致的逻辑功能。图中箭头上所表示的是输入信号S和和R，“”表示任意态，即可以是表示任意态，即可以是“1”，也可以是，也可以是“0”。例如，当初态为。例如，当初态为“0”时，在从时，在从“0”到到“0”圆圈上的箭头附近标明圆圈上的箭头附近标明“0”，这，这说明若说明若S=0，不论，不论R为为“0”数字电子技术数字电子技术还是为还是为“1”，触发器的状态都为，触发器的状态都为“0”；在从左；在从左“0”到右到右“1”的箭头附近标明的箭头附近标明“10”，这说明若，这说明若S=1，R=0，触发器的状态变，触发器的状态变为为“1”。当初态为。当初态为“1”时，在

25、从时，在从“1”到到“1”圆圈上的箭头附圆圈上的箭头附近标明近标明“0”，这说明若，这说明若R=0，不论，不论S为为“0”还是为还是为“1”，触，触发器的状态都为发器的状态都为“1”；在从右；在从右“1”到左到左“0”的箭头附近标明的箭头附近标明“01”，这说明若，这说明若S=0，R=1，触发器的状态变为，触发器的状态变为“0”。同步触发器的优点是结构简单，且可以满足触发器按照一定同步触发器的优点是结构简单，且可以满足触发器按照一定的频率同步工作。但同步触发器有一个严重不足，即在一个时钟的频率同步工作。但同步触发器有一个严重不足，即在一个时钟脉冲脉冲CP作用下，触发器的状态可能会翻转两次或者更

26、多，这种现作用下，触发器的状态可能会翻转两次或者更多，这种现象我们称为象我们称为“空翻空翻”。引起空翻的原因是在时钟脉冲。引起空翻的原因是在时钟脉冲CP作用期间作用期间输入信号依然直接控制着触发器状态的变化，如果输入信号输入信号依然直接控制着触发器状态的变化，如果输入信号R、S发生变化，则触发器状态会跟着变化，从而使得一个时钟脉冲作发生变化，则触发器状态会跟着变化，从而使得一个时钟脉冲作用期间引起多次翻转，如图用期间引起多次翻转，如图12.5所示。所示。数字电子技术数字电子技术图图12.4 同步同步RS触发器的状态图触发器的状态图 图图12.5 同步同步RS触发器的空翻现象触发器的空翻现象 因

27、此因此,对于同步触发器，在对于同步触发器，在CP=1期间，不允许输入信号期间，不允许输入信号R和和S发生变化。否则会产生空翻现象。另外在同步触发器接成计数状发生变化。否则会产生空翻现象。另外在同步触发器接成计数状态时，也容易产生空翻现象。为了避免空翻现象的发生，必须改态时，也容易产生空翻现象。为了避免空翻现象的发生，必须改进触发器的电路结构。进触发器的电路结构。由于时钟控制由于时钟控制RS触发器的上述缺点，使它的应用受到很大限触发器的上述缺点，使它的应用受到很大限制。一般只用它作为数码寄存器而不宜用来构成具有移位和计数制。一般只用它作为数码寄存器而不宜用来构成具有移位和计数功能的逻辑部件。功能

28、的逻辑部件。数字电子技术数字电子技术 上述几种同步触发器，采用了同步时钟控制，且具有较强的上述几种同步触发器，采用了同步时钟控制，且具有较强的逻辑功能，但依然存在逻辑功能，但依然存在“空翻空翻”现象。为了进一步解决现象。为了进一步解决“空翻空翻”问题，实际应用中广泛采用边沿触发器和部分主从触发器。经常问题，实际应用中广泛采用边沿触发器和部分主从触发器。经常用到的时钟控制触发器有边沿用到的时钟控制触发器有边沿JK触发器、维持阻塞边沿触发器、维持阻塞边沿D触发器触发器和和CMOS主从主从D触发器等。触发器等。边沿触发器是我们学习的重点。同时具备以下条件的触发器边沿触发器是我们学习的重点。同时具备以

29、下条件的触发器称为边沿触发方式触发器（简称边沿触发器）：称为边沿触发方式触发器（简称边沿触发器）：触发器仅在触发器仅在CP某一约定跳变到来时，才接收输入信号；某一约定跳变到来时，才接收输入信号；在在CP=0或或CP=1期间，期间，输入信号变化不会引起触发器输出状态变化。因此，边沿触发器输入信号变化不会引起触发器输出状态变化。因此，边沿触发器不仅克服了空翻现象，而且大大提高了抗干扰能力，工作更为可不仅克服了空翻现象，而且大大提高了抗干扰能力，工作更为可靠。靠。边沿触发方式的触发器有两种类型：一种是维持阻塞式触发边沿触发方式的触发器有两种类型：一种是维持阻塞式触发器，它是利用直流反馈来维持翻转后的

30、新状态，阻塞触发器在同器，它是利用直流反馈来维持翻转后的新状态，阻塞触发器在同数字电子技术数字电子技术一时钟内再次产生翻转；另一种是边沿触发器，它是利用触发器一时钟内再次产生翻转；另一种是边沿触发器，它是利用触发器内部逻辑门之间延迟时间的不同，使触发器只在约定时钟跳变时内部逻辑门之间延迟时间的不同，使触发器只在约定时钟跳变时才接收输入信号。才接收输入信号。边沿触发器的产品主要有上升边沿和下降边沿边沿触发器的产品主要有上升边沿和下降边沿JK触发器。维触发器。维持阻塞型的产品主要有持阻塞型的产品主要有D触发器。触发器。主从触发器由两级触发器构成，其中一级直接接收输入信号，主从触发器由两级触发器构成

31、，其中一级直接接收输入信号，称为主触发器，另一级接收主触发器的输出信号，称为从触发器。称为主触发器，另一级接收主触发器的输出信号，称为从触发器。工作特点：工作特点：CP=1期间，主触发器接收输入信号；期间，主触发器接收输入信号；CP=0 期间，期间，主触发器保持主触发器保持CP下降沿之前状态不变，而从触发器接受主触发器下降沿之前状态不变，而从触发器接受主触发器状态。因此，主从触发器的状态只能在状态。因此，主从触发器的状态只能在CP下降沿时刻翻转。下降沿时刻翻转。两级触发器的时钟信号互补，从而有效地克服了空翻。主从两级触发器的时钟信号互补，从而有效地克服了空翻。主从型触发器因工艺相对比较简单，在

32、早期的触发器中使用较多。因型触发器因工艺相对比较简单，在早期的触发器中使用较多。因其在其在CP=1的期间，可能存在的期间，可能存在“一次变化一次变化”的缺点，输入端抗干扰的缺点，输入端抗干扰能力较弱。所以现在很少使用了，这里不作详述。能力较弱。所以现在很少使用了，这里不作详述。数字电子技术数字电子技术12.3.1 维持阻塞边沿维持阻塞边沿D触发器触发器 D触发器是一种应用极广的触发器，触发器是一种应用极广的触发器，D触发器的电路结构有很触发器的电路结构有很多种，目前国内生产的主要有维持阻塞边沿多种，目前国内生产的主要有维持阻塞边沿D触发器和主从触发器和主从CMOS边沿边沿D触发器。触发器。1D

33、触发器的逻辑功能和电路结构触发器的逻辑功能和电路结构 维持阻塞边沿维持阻塞边沿D触发器的电路结构由一个由与非门构成的基本触发器的电路结构由一个由与非门构成的基本RS触发器和控制门组成。维持阻塞触发器和控制门组成。维持阻塞D触发器的逻辑符号见图触发器的逻辑符号见图12.6。（a）（b）图图12.6 维持阻塞边沿维持阻塞边沿D触发器的逻辑符号和状态图触发器的逻辑符号和状态图数字电子技术数字电子技术 关于触发器的逻辑符号的说明：关于触发器的逻辑符号的说明：C1表示时钟输入端，表示时钟输入端，C1中的中的C是控制关联标记，是控制关联标记，C1表示受其影响的输入是以数字表示受其影响的输入是以数字1标记的

34、数据标记的数据输入，如输入，如1R，1S，1D，1J，1K等。等。C1编加动态符号编加动态符号“”是表是表示边沿触发。在集成触发器符号中，示边沿触发。在集成触发器符号中，CP端有端有“”、无、无“”表表示触发器采用上升沿边沿触发，示触发器采用上升沿边沿触发，CP端既有端既有“”又有又有“”表示表示触发器采用下降沿边沿触发。而对于上一节讲的电平控制触发器触发器采用下降沿边沿触发。而对于上一节讲的电平控制触发器来说，其来说，其CP端无端无“”。2状态表、状态方程及状态图状态表、状态方程及状态图 （1）状态表。维持阻塞边沿）状态表。维持阻塞边沿D触发器的状态表如表触发器的状态表如表12.3所示。所示

35、。（2）状态方程。由状态表可以导出状态方程）状态方程。由状态表可以导出状态方程Qn+1=Dn（CP上升沿触发）上升沿触发）（3）状态图。）状态图。D触发器的状态图如图触发器的状态图如图12.6（b）所示。注意，）所示。注意，维持阻塞边沿维持阻塞边沿D触发器和同步触发器和同步D触发器的逻辑功能是一样的，只是触发器的逻辑功能是一样的，只是电路结构不同，因而触发特点不同。电路结构不同，因而触发特点不同。数字电子技术数字电子技术表12.3 维持阻塞边沿D触发器的状态表 初态输出输入D逻辑功能说明000100置0置0110111置1置1图图12.7显示了同步触发器和边沿触发器各自不同的触发特点。显示了同

36、步触发器和边沿触发器各自不同的触发特点。图图12.7 同步触发器和边沿触发器的触发特点比较同步触发器和边沿触发器的触发特点比较数字电子技术数字电子技术【例【例12.2】维持阻塞边沿】维持阻塞边沿D触发器的输入触发器的输入D波形如图波形如图12.8所示。试所示。试画出输出画出输出Q的波形。设触发器的初态为的波形。设触发器的初态为“0”。图图12.8 例例12.2题图题图解：由于是边沿触发器，在画波形图时，应注意触发器的触发翻解：由于是边沿触发器，在画波形图时，应注意触发器的触发翻转发生在时钟脉冲的触发沿（这里是上升沿）。判断触发器次态转发生在时钟脉冲的触发沿（这里是上升沿）。判断触发器次态的依据

37、是时钟脉冲触发沿的前一瞬间（这里是上升沿前一瞬间）的依据是时钟脉冲触发沿的前一瞬间（这里是上升沿前一瞬间）输入端的状态。输入端的状态。3触发器的异步输入端触发器的异步输入端数字电子技术数字电子技术前面介绍的几种钟控触发器中，所有的输入信号都受时钟脉冲的前面介绍的几种钟控触发器中，所有的输入信号都受时钟脉冲的控制。只有时钟脉冲到来它们才能起作用，否则对触发器没有作控制。只有时钟脉冲到来它们才能起作用，否则对触发器没有作用。相当于这些信号的作用和时钟脉冲是同步的，我们称之为同用。相当于这些信号的作用和时钟脉冲是同步的，我们称之为同步输入端。步输入端。数字电子技术数字电子技术12.3.2 边沿JK触

38、发器 JK触发器是时钟触发器中逻辑功能最齐全的一种，它具有置触发器是时钟触发器中逻辑功能最齐全的一种，它具有置“0”、“1”、保持和翻转、保持和翻转4种逻辑功能。种逻辑功能。上节介绍的同步上节介绍的同步JK触发器有着明显不足，为了进一步提高触触发器有着明显不足，为了进一步提高触发器的抗干扰能力，增强其工作的可靠性，实际应用中广泛采用发器的抗干扰能力，增强其工作的可靠性，实际应用中广泛采用了边沿触发器。这种触发器只在时钟脉冲的上升沿或下降沿工作，了边沿触发器。这种触发器只在时钟脉冲的上升沿或下降沿工作，而在其它时刻触发器保持原来的状态不变，如表而在其它时刻触发器保持原来的状态不变，如表12.4所

39、示。所示。数字电子技术数字电子技术1电路结构及逻辑符号电路结构及逻辑符号 边沿边沿JK触发器的逻辑符号如图触发器的逻辑符号如图12.9所示。许多型号的触发器所示。许多型号的触发器具有多个信号输入端，图具有多个信号输入端，图12.9（b）所示是多输入端）所示是多输入端JK触发器，其触发器，其输入端的逻辑关系为：输入端的逻辑关系为：J=J1J2，K=K1K2。数字电子技术数字电子技术 边沿边沿JK触发器的逻辑功能和同步触发器的逻辑功能和同步JK触发器是一样的。主要区触发器是一样的。主要区别在触发方式不同。由于其内部结构及工作机理较为复杂，这里别在触发方式不同。由于其内部结构及工作机理较为复杂，这里

40、不作详述。不作详述。图图12.9 边沿边沿JK触发器逻辑符号触发器逻辑符号2状态图与状态方程状态图与状态方程边沿边沿JK触发器的状态图，见图触发器的状态图，见图12.10。状态方程可以从状态表导出状态方程可以从状态表导出数字电子技术数字电子技术图图12.10 JK触发器状态图触发器状态图 边沿边沿JK触发器画工作波形图时，由于接收输入信号的工作在触发器画工作波形图时，由于接收输入信号的工作在CP下降沿前完成，在下降沿触发翻转，在下降沿后触发器被封锁，下降沿前完成，在下降沿触发翻转，在下降沿后触发器被封锁，所以不存在空翻的现象，抗干扰性能好，工作速度快。所以不存在空翻的现象，抗干扰性能好，工作速

41、度快。注意边沿触发器的输入信号一定要在触发时刻到来之前做好注意边沿触发器的输入信号一定要在触发时刻到来之前做好准备，亦即边沿触发器的输出状态与触发时刻之前的输入有关。准备，亦即边沿触发器的输出状态与触发时刻之前的输入有关。考虑到门电路的延迟时间，即使输入信号与触发时刻同时变化也考虑到门电路的延迟时间，即使输入信号与触发时刻同时变化也不能影响边沿触发器的状态。分析边沿不能影响边沿触发器的状态。分析边沿D触发器时也应有同样考虑。触发器时也应有同样考虑。数字电子技术数字电子技术【例【例12.3】边沿】边沿JK触发器的两个输入触发器的两个输入J、K波形如图波形如图12.11所示。所示。试画出输出试画出

42、输出Q的波形。设触发器的初态为的波形。设触发器的初态为“0”。解：输出解：输出Q的波形如图的波形如图12.11所示。所示。图图12.11 例例12.3题图题图数字电子技术数字电子技术12.3.3 T触发器与触发器与T 触发器触发器 T触发器和触发器和T 触发器都属于钟控触发器，一般由其它的钟控触发器都属于钟控触发器，一般由其它的钟控触发器连接而成，又称为翻转触发器。不同的是触发器连接而成，又称为翻转触发器。不同的是T触发器是可控的。触发器是可控的。1T触发器触发器 在在CP脉冲的作用下，凡是具有保持和翻转功能的触发器，都脉冲的作用下，凡是具有保持和翻转功能的触发器，都称为称为T触发器。其逻辑符

43、号如图触发器。其逻辑符号如图12.13所示。当所示。当T=0时，时，T触发器维触发器维持原态；当持原态；当T=1时，时，T触发器翻转。触发器翻转。图图12.12 例例12.4题图题图图图12.13 T触发器触发器数字电子技术数字电子技术其状态表如表其状态表如表12.5所示。所示。由状态表可得状态方程由状态表可得状态方程2T触发器触发器 在在CP脉冲的作用下，凡是来一个脉冲就翻转一次的触发器，脉冲的作用下，凡是来一个脉冲就翻转一次的触发器，都称为都称为T触发器。触发器。T触发器实际上是触发器实际上是T触发器当触发器当T=1时的一个特例。时的一个特例。其逻辑功能示意图如其逻辑功能示意图如12.14

44、所示，状态表如表所示，状态表如表12.6所示。所示。数字电子技术数字电子技术图图12.14 T触发器触发器由状态表可导出状态方程由状态表可导出状态方程 T触发器又被称为计数型触发器，每来一个触发器又被称为计数型触发器，每来一个CP它都翻转一次，它都翻转一次，它在后面讲的计数器中用到很多，要重点掌握。它在后面讲的计数器中用到很多，要重点掌握。目前目前T触发器及触发器及T触发器通常是由触发器通常是由D触发器或者触发器或者JK触发器通过触发器通过一定的转换得到，而独立的产品基本没有了。一定的转换得到，而独立的产品基本没有了。数字电子技术数字电子技术12.3.4 集成触发器简介集成触发器简介 伴随集成

45、电路制造业的迅速发展，市场上有许多性能全面的伴随集成电路制造业的迅速发展，市场上有许多性能全面的集成触发器可供选用，表集成触发器可供选用，表12.7列出了几种常见的触发器。列出了几种常见的触发器。表12.7 常用的集成触发器类型型号电路结构开关器件触发方式RS-FF74LS297基本TTL电平直接触发4044基本CMOS电平直接触发JK-FF74LS72主从TTL下降沿74LS112边沿TTL下降沿74LS70边沿TTL上升沿4027边沿CMOS上升沿D-FF74LS375同步TTL高电平4042同步CMOS受控74LS74边沿TTL上升沿4013边沿CMOS上升沿数字电子技术数字电子技术 应

46、用最多的是边沿型触发器。下面以常用的双应用最多的是边沿型触发器。下面以常用的双D触发器触发器74LS74和双和双JK触发器触发器74LS112为例，分别给出它们的外引线图，为例，分别给出它们的外引线图，见图见图12.15和图和图12.16，其实物图如图，其实物图如图12.17所示。所示。74LS74是双是双D触触发器，上升沿触发。发器，上升沿触发。74LS112为双为双JK触发器，下降沿触发。触发器，下降沿触发。12.15 双双D触发器触发器74LS74 图图12.16 双双JK触发器触发器74LS112数字电子技术数字电子技术图图12.17 触发器触发器74LS112和和74LS74实物图实

47、物图 此外还有其他一些常用集成触发器，读者在需要时可查阅有关此外还有其他一些常用集成触发器，读者在需要时可查阅有关手册。手册。数字电子技术数字电子技术12.4.1 时序逻辑电路的结构与特点时序逻辑电路的结构与特点 按照逻辑功能和电路组成的不同特点常常把数字电路分成两按照逻辑功能和电路组成的不同特点常常把数字电路分成两大类，一类是在第大类，一类是在第11章已经介绍的组合逻辑电路，还有一类就是章已经介绍的组合逻辑电路，还有一类就是本章着重学习的时序逻辑电路。本章着重学习的时序逻辑电路。在数字电路中，凡是任一时刻的稳定输出不仅决定于该时刻的在数字电路中，凡是任一时刻的稳定输出不仅决定于该时刻的输入，

48、而且还和电路原来状态有关者，都叫做时序逻辑电路，简输入，而且还和电路原来状态有关者，都叫做时序逻辑电路，简称时序电路。称时序电路。时序电路的状态是靠具有存储功能的触发器所组成的存储电时序电路的状态是靠具有存储功能的触发器所组成的存储电路来记忆和表征的，所以，从电路组成来看时序电路一定包含有路来记忆和表征的，所以，从电路组成来看时序电路一定包含有触发器。存储电路的输出状态反馈到组合电路的输入端，与输入触发器。存储电路的输出状态反馈到组合电路的输入端，与输入信号一起，共同决定组合逻辑电路的输出。它的结构示意图见图信号一起，共同决定组合逻辑电路的输出。它的结构示意图见图12.18。数字电子技术数字电

49、子技术 在图在图12.18所示的时序电路示意框图中，所示的时序电路示意框图中，X1Xi为时序电路的为时序电路的输入端，输入端，Z1 Zj为时序电路的输出端，为时序电路的输出端，Y1Ym为存储电路的驱动为存储电路的驱动输入端（又称为激励输入端），输入端（又称为激励输入端），Q1Qk为存储电路的状态。为存储电路的状态。时序逻辑电路具有如下特点：时序逻辑电路具有如下特点：（1）功能上电路的输出状态不仅与即刻输入变量的状态有关，）功能上电路的输出状态不仅与即刻输入变量的状态有关，而且与系统原先的状态有关。而且与系统原先的状态有关。图图12.18 时序逻辑电路结构框图时序逻辑电路结构框图数字电子技术数字

50、电子技术 （2）结构上由组合电路和存储电路（记忆单元）组成，其中存）结构上由组合电路和存储电路（记忆单元）组成，其中存储电路一般由触发器构成。储电路一般由触发器构成。（3）“状态状态”的概念十分重要。存储电路当前时刻的状态，称的概念十分重要。存储电路当前时刻的状态，称为为“现态现态”或或“原态原态”；下一时刻的状态，称为；下一时刻的状态，称为“次态次态”或或“新新态态”。上面讲的是时序逻辑电路的完整框图，以后还会看到，在有上面讲的是时序逻辑电路的完整框图，以后还会看到，在有些具体的时序电路中，并不都具备如图些具体的时序电路中，并不都具备如图12.18所示的完整形式。例所示的完整形式。例如，有的