集成电路原理课件-cmos.ppt

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1、1集成电路原理与设计集成电路原理与设计微电子学微电子技术是电子计算机和通信的核心技术微电子技术的核心是集成电路（Integrated Circuit,IC）技术微电子学是电子学的一门分支，主要研究电子或离子在固体材料中的运动规律及其应用微电子学是以实现电路和系统的集成为目的，研究如何利用半导体的微观特性以及一些特殊工艺，在一块半导体芯片上制作大量的器件，从而在一个微小面积中制造出复杂的电子系统。集成电路(Integrated Circuit,IC)集成电路芯片的显微照片封装好的Intel奔腾CPU集成电路构成本课程学习硅基CMOS工艺数字集成电路的设计学习内容MOS器件物理基础基本门电路工作原

2、理集成电路版图设计及制造流程集成电路设计方法学Verilog语言及EDA工具FPGA开发MOS器件物理基础MOSFET的结构衬底衬底Ldrawn：沟道总长度：沟道总长度Leff：沟道有效长度，：沟道有效长度，Leff Ldrawn2 LDMOSFET的结构LD：横向扩散长度：横向扩散长度（bulk、body）tox:氧化层厚度源极：提供载流子漏极：收集载流子MOSFET：Metal-Oxide Semiconductor Field-Effect TransistorCMOS:互补MOSn型MOSFET：载流子为电子p型MOSFET：载流子为空穴阱：局部衬底MOS管正常工作的基本条件MOS管正

3、常工作的基本条件是管正常工作的基本条件是:所有衬源（所有衬源（B、S）、衬漏（）、衬漏（B、D）pn结必须反偏结必须反偏寄生二极管寄生二极管同一衬底上的NMOS和PMOS器件寄生二极管寄生二极管*N-SUB必须接最高电位必须接最高电位VDD！*P-SUB必须接最低电位必须接最低电位VSS！*阱中阱中MOSFET衬底常接源极衬底常接源极SMOS管所有管所有pn结必须反偏结必须反偏:MOS晶体管符号晶体管符号MOSFET开关开关N型MOSFET导通时VG的值(阈值电压)？源漏之间的电阻？源漏电阻与各端电压的关系？NMOS晶体管工作原理导电沟道形成VGSVT、VDS=0NMOS器件的阈值电压VTH(

4、a)栅压控制的栅压控制的MOSFET (b)耗尽区的形成耗尽区的形成(c)反型的开始反型的开始 (d)反型层的形成反型层的形成形成沟道时的VG称为阈值电压记为VTMS：多晶硅栅与硅衬底功函数之差多晶硅栅与硅衬底功函数之差Qdep耗尽区的电荷耗尽区的电荷,是衬源电压是衬源电压VBS的函数的函数Cox：单位面积栅氧化层电容：单位面积栅氧化层电容2F：强反型时的表面电势强反型时的表面电势k：玻耳兹曼常数q：电子电荷Nsub：衬底掺杂浓度ni：本征自由载流子浓度 si：硅的介电常数VGSVT、0VDSVT、VDSVGS-VT称为饱和区NMOS沟道电势示意图(0VDS VGS-VT)边界条件边界条件:V

5、(x)|x=0=0,V(x)|x=L=VDS电流公式推导V：电荷移动的速度：电荷移动的速度Qd：电荷沿移动方向的线密度：电荷沿移动方向的线密度Qd：沟道电荷密度沟道电荷密度Cox：单位面积栅电容单位面积栅电容沟道单位长度电荷沟道单位长度电荷(C/m)WCox：MOSFET单位长度的总电容单位长度的总电容Qd(x)：沿沟道点：沿沟道点x x处的电荷密度处的电荷密度V(x)：沟道沟道x x点处的电势点处的电势I/V特性的推导（1）电荷移动电荷移动速度速度(m/s)V(x)|x=0=0,V(x)|x=L=VDSI/V特性的推导（2）对于半导体对于半导体：且且I/V特性的推导（3）三极管区三极管区(线

6、性区线性区)每条曲线在每条曲线在VDSVGSVTH时取最时取最大值，且大小为：大值，且大小为：VDSVGSVTH时沟道刚好被夹断时沟道刚好被夹断三极管区的nMOSFET（0 VDS VGS-VT沟道电阻随沟道电阻随VDS增加而增加导增加而增加导致曲线弯曲致曲线弯曲曲线开始斜曲线开始斜率正比于率正比于VGS-VTVDSVGS-VT用作恒流源条件：用作恒流源条件：工作在饱和区工作在饱和区且且VGS const！NMOS管的电流公式截至区，截至区，VGSVTH VDSVTH VDS VGS-VTHMOS管饱和的判断条件NMOS饱和条件：饱和条件：VgsVTHN；VdVg-VTHNPMOS饱和条件饱和

7、条件:Vgs1,是一个非理想因子是一个非理想因子)MOS管亚阈值导电特性的Pspice仿真结果VgSlogID仿真条件：仿真条件：VT0.6W/L100/2MOS管亚阈值电流管亚阈值电流ID一般为几十一般为几十几百几百nA,MOS器件模型器件模型MOS器件版图C1:栅极和沟道之间的氧化层电容C2:衬底和沟道之间的耗尽层电容C3,C4栅极和有源区交叠电容MOS器件电容C5,C6有源区和衬底之间的结电容MOS器件电容栅源、栅漏、栅衬电容与VGS关系1)VGS VTH VDS VTH VDS VGS VTH饱和区CMOS反相器52教学内容CMOS反相器的直流特性 CMOS反相器的基本特性 CMOS反

8、相器的直流电压传输特性 CMOS反相器的噪声容限CMOS反相器的瞬态特性CMOS反相器的设计53CMOS反相器的直流特性反相器的直流特性CMOS反相器的工作原理反相器的工作原理54利用NMOS和PMOS的互补特性获得良好的电路性能。源、衬接法避免衬偏效应，pn结反偏或零偏，防止寄生效应。NMOS下拉开关，PMOS上拉开关。CMOS反相器的直流特性反相器的直流特性CMOS反相器的工作原理反相器的工作原理55晶体管是一个具有无限关断电阻（）和有限导通电阻（）的开关。CMOS反相器的直流特性反相器的直流特性CMOS反相器的工作原理反相器的工作原理VinVoutCLVDD56VDDVDDVinVDDV

9、in 0VoutVoutRnRpVin=VDD，NMOS导通、PMOS截止。Vin=0，NMOS截止、PMOS导通。CMOS反相器的直流特性反相器的直流特性CMOS反相器的重要特性反相器的重要特性电压摆幅等于电源电压；电压摆幅等于电源电压；无比电路，晶体管尺寸可以最小；无比电路，晶体管尺寸可以最小；低输出阻抗低输出阻抗高输入阻抗，不取任何直流电流高输入阻抗，不取任何直流电流电源线和地线之间没有电流，不消耗静态电源线和地线之间没有电流，不消耗静态功耗功耗57CMOS反相器的直流特性反相器的直流特性CMOS反相器的电压传输特性曲线反相器的电压传输特性曲线58VoutIDnVin=VDD+VGSpI

10、Dn=-IDpVout=VDD+VDSpDSGSDGIDnVDSpIDpVGSp=-2.5VGSp=-1VDSpIDnVin=0Vin=1.5VoutIDnVin=0Vin=1.5Vin=VDD+VGSpIDn=-IDpVout=VDD+VDSpCMOS反相器的直流特性反相器的直流特性59CMOS反相器的电压传输特性曲线反相器的电压传输特性曲线图解直流图解直流(静态静态)工作点：工作点：同一Vin下，|IDp|IDn，,Vout=High or LowCMOS反相器的直流特性反相器的直流特性60CMOS反相器的电压传输特性曲线反相器的电压传输特性曲线NMOS饱和条件：饱和条件：VgsVTHN；

11、VdVg-VTHNPMOS饱和条件饱和条件:Vgs M2 M3 MN (the FET closest to the output is the smallest)Can reduce delay by more than 20%;decreasing gains as technology shrinksCMOS组合逻辑门的设计组合逻辑门的设计静态静态CMOS设计设计100Fast Complex Gates:Design Technique 2Transistor orderingC2C1In1In2In3M1M2M3CLC2C1In3In2In1M1M2M3CLcritical path

12、critical pathcharged101chargedcharged1delay determined by time to discharge CL,C1 and C2delay determined by time to discharge CL1101chargeddischargeddischargedCMOS组合逻辑门的设计组合逻辑门的设计静态静态CMOS设计设计101Fast Complex Gates:Design Technique 3Alternative logic structuresF=ABCDEFGHCMOS组合逻辑门的设计组合逻辑门的设计静态静态CMOS设计设

13、计102Fast Complex Gates:Design Technique 4Isolating fan-in from fan-out using buffer insertionCLCLCMOS组合逻辑门的设计组合逻辑门的设计静态静态CMOS设计设计103CMOS PropertiesFull rail-to-rail swing;high noise marginsLogic levels not dependent upon the relative device sizes;ratiolessAlways a path to Vdd or Gnd in steady state;

14、low output impedanceExtremely high input resistance;nearly zero steady-state input currentNo direct path steady state between power and ground;no static power dissipationPropagation delay function of load capacitance and resistance of transistorsCMOS组合逻辑门的设计组合逻辑门的设计静态静态CMOS设计设计CMOS版图与SPICE仿真104105CM

15、OS Process106MOSFET：Metal-Oxide Semiconductor Field-Effect TransistorCMOS:互补MOS n型MOSFET：载流子为电子 p型MOSFET：载流子为空穴N阱：局部衬底CMOS Process107CMOS Process108集成集成电电路制作工路制作工艺艺集成电路是以平面工艺为基础，经过多层加工形成的。目前集成电路绝大多数是在单晶衬底上制作的，即硅基集成电路，它的制作是以硅单晶片（晶片或晶圆）为单位进行的，一个硅片（wafer）包含很多的集成电路芯片（chip，die）109晶体的生长晶体的生长110熔融液熔融液晶锭逆时针

16、顺时针氩气籽晶夹具籽晶固体-熔融液界面RF线圈石英坩埚石墨基座直拉法拉晶机直拉法拉晶机 111112113114晶片两面研磨晶片两面研磨115116117118CMOS工艺流程与工艺流程与MOS电路版图举例电路版图举例 1.CMOS工艺流程工艺流程 1)简化简化N阱阱CMOS工艺演示工艺演示flash 2)清华工艺录像：清华工艺录像：N阱硅栅阱硅栅CMOS工艺流程工艺流程 3)双阱双阱CMOS集成集成电电路的工路的工艺设计艺设计 4)图解双阱硅栅图解双阱硅栅CMOS制作流程制作流程2.典型典型N阱阱CMOS工艺的剖面图工艺的剖面图3.Simplified CMOS Process Flow4.

17、MOS电路版图举例电路版图举例 119 1)简化简化N阱阱CMOS工艺演示工艺演示CMOS流程1202.1 集成电路加工的基本操作集成电路加工的基本操作121多层铜互连多层铜互连1221231、形成某种材料的薄膜形成某种材料的薄膜 为了制造分立器件和集成电路，可以采用多种不为了制造分立器件和集成电路，可以采用多种不同的薄膜。这些薄膜可以归为五大类：同的薄膜。这些薄膜可以归为五大类：（1）热氧化膜）热氧化膜（2）电介质层）电介质层（3）外延层）外延层（4）多晶硅）多晶硅（5）金属薄膜。）金属薄膜。形成薄膜的方法：形成薄膜的方法：化学汽相淀积（化学汽相淀积（CVD）物理汽相淀积（物理汽相淀积（PV

18、D）热氧化法热氧化法 （高质量的二氧化硅）（高质量的二氧化硅）2.1 2.1 集成电路加工的基本操作集成电路加工的基本操作124125生长机理：生长机理：硅与氧（干氧氧化）硅与氧（干氧氧化）：Si(固体固体)O2(气体气体)SiO2(固体固体)水蒸气（湿氧氧化）：水蒸气（湿氧氧化）：Si(固体固体)2H2O(气体气体)SiO2(固体固体)+2H2(气体气体)在氧化过程中硅与二氧化硅界面会向硅内移动在氧化过程中硅与二氧化硅界面会向硅内移动。硅的氧化硅的氧化1261271282.1 集成电路加工的基本操作集成电路加工的基本操作2、在各种薄膜材料上形成需要的图形在各种薄膜材料上形成需要的图形光刻和刻

19、蚀：把设计好的集成电路版图上的图形复制到硅片上光刻和刻蚀：把设计好的集成电路版图上的图形复制到硅片上目前主要是光学光刻目前主要是光学光刻129光光刻刻十十步步法法工工艺：艺：130131刻蚀（刻蚀（etching）图形曝光是将图形转移到覆盖在半导体硅图形曝光是将图形转移到覆盖在半导体硅片表面的光刻胶上的过程。为了电路的生产，片表面的光刻胶上的过程。为了电路的生产，这些图形必须再转移到光刻胶下面组成器件的这些图形必须再转移到光刻胶下面组成器件的各薄层上。这种图形的转移是采用刻蚀工艺来各薄层上。这种图形的转移是采用刻蚀工艺来完成的，即选择性的刻蚀掉该薄层上未被掩蔽完成的，即选择性的刻蚀掉该薄层上未

20、被掩蔽的部分。的部分。132湿法化学刻蚀和干法刻蚀：湿法化学刻蚀和干法刻蚀：不能精确控制刻蚀速不能精确控制刻蚀速率，很难实现精细图率，很难实现精细图形。形。133反应离子刻蚀（反应离子刻蚀（Reaction Ion Etching，简称，简称RIE刻蚀）刻蚀）正胶和负胶的区别正胶和负胶的区别1342.1 集成电路加工的基本操作集成电路加工的基本操作3、掺杂掺杂 通过掺杂可以在硅衬底上形成不同类型的半导体通过掺杂可以在硅衬底上形成不同类型的半导体区域，构成各种器件结构。掺杂工艺的基本思想就是区域，构成各种器件结构。掺杂工艺的基本思想就是通过某种技术措施，将一定浓度的通过某种技术措施，将一定浓度的

21、价元素，如硼，价元素，如硼，或或价元素，如磷、砷等掺入半导体衬底。价元素，如磷、砷等掺入半导体衬底。掺杂：将需要的杂质掺入特定的半导体区域中，以掺杂：将需要的杂质掺入特定的半导体区域中，以 达到改变半导体电学性质，形成达到改变半导体电学性质，形成PN结、电阻、欧姆结、电阻、欧姆接触接触磷磷(P)、砷、砷(As)N型硅型硅硼硼(B)P型硅型硅掺杂工艺：扩散、离子注入掺杂工艺：扩散、离子注入1352.2 典型的典型的CMOS结构和工艺结构和工艺MOS晶体管的全称是金属晶体管的全称是金属-氧化物氧化物-半半导体体场效效应晶体管晶体管（Metal-Oxide-Semiconductor Field E

22、ffect Transistor,简称称MOSFET），），CMOS集成集成电路是利用路是利用NMOS和和PMOS的互的互补性来改善性来改善电路性能的，因此叫做互路性能的，因此叫做互补MOS集成集成电路。路。由于由于栅极通极通过二氧化硅二氧化硅绝缘层和其他区域隔离，和其他区域隔离，MOS晶体晶体管又叫做管又叫做绝缘栅场效效应晶体管。晶体管。136重要的重要的结构参数：构参数：L W tox xj注意：沟道注意：沟道长度度应该是源、漏区是源、漏区和和衬底形成的冶金底形成的冶金结之之间的距离，的距离，它和版它和版图上上设计的多晶硅的的多晶硅的栅长LG是有差是有差别。L=LG-2LDLD0.8xj实

23、际沟道宽度：实际沟道宽度：W=WA-2WD137面积=隔离区MOSFET的面积随着栅长（最小特征尺寸）的减小而减小的面积随着栅长（最小特征尺寸）的减小而减小 138MOS晶体管的分晶体管的分类：按按导电载流子的流子的类型：型：n沟道沟道MOS晶体管晶体管p沟道沟道MOS晶体管晶体管按工作模式分：按工作模式分：增增强型型MOS晶体管晶体管常截止器件常截止器件耗尽型耗尽型MOS晶体管晶体管常常导通器件通器件四种情况四种情况单极晶体管和双极晶体管的区极晶体管和双极晶体管的区别139140001412.2.2 n阱阱CMOS结构和工艺结构和工艺选择无缺陷的无缺陷的晶向晶向单晶硅片。硅界面晶硅片。硅界面

24、态密度低，密度低，缺陷少，迁移率高，有利于提高器件性能。缺陷少，迁移率高，有利于提高器件性能。*N-SUB接VDD！*P-SUB接地！MOS管所有pn结必须反偏:1422.2.3 体硅CMOS中的闩锁效应 闩锁效应(Latch-Up)是CMOS集成电路存在一种寄生电路的效应，它会导致VDD和VSS短路，使得晶片损毁。这种效应是早期CMOS技术不能被接受的重要原因之一。在制造技术发展和充分了解电路设计技巧之后，这种效应已经可以被控制了。在CMOS晶片中，在电源VDD和地线GND之间由于寄生的PNP和NPN双极性BJT相互影响而产生的一低阻抗通路，它的存在会使VDD和GND之间产生大电流，从而破坏

25、芯片或者引起系统错误。143CMOS电路中的寄生电路中的寄生PNPN效应效应 1.VoutVDD，Q3导通，Q2有基极电流，并在RS上有压降，Q2 发射结正偏，Q2 导通，有电流流过RW，使Q1的基极电压小于VDD，Q1导通，Q2的基极X电压更大，Q1的基极电压更小，则Q1和Q2循环放大，电流增大。并使VDD和地之间的电压为（Von+VCES），成为 闩锁效应。2.Vout0，Q4导通，为Q1提供基极电流，Y电压下降，Q1导通，X电压上升，Q2导通Y电压进一步下降，Q1更加导通，如此循环。XY144 2、防止闩琐的措施：、防止闩琐的措施：（1）减小阱区和衬底的寄生电阻RS、RW，减小寄生双极晶

26、体管发射结的正向偏压，防止Q1，Q2导通。（2）降低寄生双极晶体管的增益 （3）使衬底加反向电压，降低寄生管的基极电压，使其不易导通。（4）加保护环（Guard Ring）可以削弱寄生晶体管之间的耦合作用。（p28图2.2-11）（5）用外延衬底，在先进的CMOS工艺中，采用P衬底上由p外延层的硅片，使寄生pnp管的集电极电流主要被P衬底收集，从而极大减小了寄生npn管的基极电流，使npn管失去作用。（6）采用SOI CMOS技术是消除闩锁效应的最有效途径。145版图(Layout)集成电路的版图定义为制造集成电路时所用的掩模上的几何图形。版图版图是集成电路从设计走向制造的桥梁，它包含了集成电

27、路尺寸、各层拓扑定义等器件相关的物理信息数据。集成电路制造厂家根据这些数据来制造掩膜。2.2.4 CMOS版图设计规则版图设计规则 掩模图掩模图 的作用的作用掩膜上的图形决定着芯片上器件或连接物理层的尺寸。因此版图上的几何图形尺寸与芯版图上的几何图形尺寸与芯片上物理层的尺寸直接相关片上物理层的尺寸直接相关。146CMOS processp+p+p-147Process(Inverter)p-subP-diffusionN-diffusionPolysiliconMetalLegend of each layercontactN-wellGND低氧低氧场氧场氧p-subp+InVDDS G DD

28、 G S图例图例148Layout and Cross-Section View of InverterInTop View or LayoutCross-Section ViewP-diffusionN-diffusionPolysiliconMetalLegend of each layercontactVDDGNDGNDOutVDDInverterInOutN-well图例图例149Process field oxidefield oxidefield oxide150几何图形包括：几何图形包括：N阱、有源区、多晶硅、n+和p+注入、接触孔以及金属层。151版图几何设计规则版图几何设计规

29、则层次层次 人人们们把把设设计计过过程程抽抽象象成成若若干干易易于于处处理理的的概概念念性性版版图图层层次次，这这些些层层次次代代表表线线路路转转换换成成硅硅芯芯片片时时所所必必需需的的掩掩模模图形。图形。152几点注意：几点注意：（1）由于制造过程中不可避免地存在对准偏差，所以为保证晶体管被包含在n阱内，应使n阱环绕器件时留有足够的余量。（2）每个有源区都被相应的注入区图形包围，且有源区边界与注入区边界之间有足够的间距。（3）栅区需要一块独立的掩模。（4）接触孔掩模窗口提供了有源区和多晶硅到第一层金属的连接。153设计规则由于器件的物理特性和工艺的限制，芯片上物理层的尺寸,进而版图的设计必须

30、遵守特定的规则特定的规则。涉及规则就是不管制作工艺的每一步出现什么样的偏差都能保证正确制造晶体管和各种连接的一套规则。这些规则是各集成电路制造厂家根据本身的工艺特工艺特点点和技术水平技术水平而制定的。因此不同的工艺，就有不同的设计规则。154厂家提供设计规则设计者只能根据厂家提供的设计规设计者只能根据厂家提供的设计规则进行版图设计则进行版图设计。严格遵守设计规则可以极大地避免由于短路、断路造成的电路失效和容差以及寄生效应引起的性能劣化。155版图几何设计规则版图几何设计规则最小宽度掩模上定义的几何图形的宽度（和长度）必须大于一个最小值，该值由光刻和工艺的水平决定。156版图几何设计规则版图几何

31、设计规则最小间距在同一层掩模上，各图形之间的间隔必须大于最小间距，在某些情况下，不同层的掩模图形的间隔也必须大于最小间距。157版图几何设计规则版图几何设计规则最小包围N阱和p+注入区在环绕晶体管时应有足够的余量，以确保即使在出现制造偏差时器件部分始终在n阱和p+注入区里面。158版图几何设计规则版图几何设计规则最小延伸有些图形在其它图形的边缘外还应至少延长一个最小长度。159160 版图几何设计规则版图几何设计规则 从设计的观点出发，设计规则可以分设计规则可以分为三部分：为三部分：（1）各层图形的最小尺寸即最小线宽；（2）同一层次图形之间的最小间距；（3）不同层次图形之间的对准容差，或叫套刻

32、间距。有几种方法可以用来描述设计规则。其中包括：以微米分辨率来规定的微米规则以微米分辨率来规定的微米规则 以特征尺寸为基准的以特征尺寸为基准的规则规则 161版图的验证DRCLVSXRC162163dB(S11)dB(S12)dB(S22)dB(S21)164SPICE电路仿真基础原理图与网表A BJT AMPVCC 1 0 6Q1 2 3 0 MQRC 1 2 680RB 2 3 20KRL 5 0 1KC1 4 3 10UC2 2 5 10UVI 4 0 AC 1.MODEL MQ NPN IS=1E-14+BF=80 RB=50 VAF=100.OP.END其中.MODEL为模型语句，用

33、来定义BJT晶体管Q1的类型和参数。分析结果如下：（1）电路静态工作点（27oC）NODE VOLTAGE NODE VOLTAGE NODE VOLTAGE 1 6 2 2.099 3 0.7031NODE VOLTAGE NODE VOLTAGE 4 0 5 0（2）独立电压源电流和总功耗VOLTAGE SOURCE CURRENTSNAME CURRENTVCC -5.735E-03TAOTAL POWER DISSIPATION 3.44E-02 WATTS(3)晶体管Q1的静态电流、电压和小信号模型参数如下：NAME Q1 RPI 3.70E+02MODEL MQ RX 5.00E+

34、01IB 6.98E-05 RO 1.79E+04IC 5.67E-03 CBE 0.00E+00VBE 7.03E-01 CBC 0.00E+00VBC -1.40E+00 CBX 0.00E+00 VCE 2.10E+00 CJS 0.00E+00BETADC 8.11E+01 BETAAC 8.11E+01GM 2.19E-01 FT 3.49E+18电路分析类型.OP 直流工作点分析 .TRAN 瞬态分析.DC 直流扫描分析 .FOUR 傅里叶分析.TF 传输函数计算 .MC 蒙特卡罗分析.SENS 灵敏度分析 .STEP 参数扫描分析.AC 交流小信号分析 .WCASE 最坏情况分析

35、.NOISE 噪声分析 .TEMP 温度设置MOS场效应晶体管及其SPICE模型 MOS管的结构尺寸缩小到亚微米范围后，多维的物理效应和寄生效应使得对MOS管的模型描述带来了困难。模型越复杂，模型参数越多，其模拟的精度越高。但高精度与模拟的效率相矛盾。依据不同需要，常将MOS模型分成不同级别。SPICE2中提供了几种MOS场效应管模型，并用变量LEVEL来指定所用的模型。LEVEL1 MOS1模型 Shichman-Hodges模型LEVEL2 MOS2模型 二维解析模型LEVEL3 MOS3模型 半经验短沟道模型LEVEL4 MOS4模型 BSIM（Berkeley short-channe

36、l IGFET model）模型LEVEL=1模型 基于Shichman-Hodges提出的简单模型模型公式简单、便于记忆、模型参数少，且参数物理意义明确，节省运算时间。手工初步分析估算电路的性能。针对长沟道MOS器件，除了饱和区沟道长度调制效应，没有考虑其他二级效应。LEVEL=2模型考虑了短沟道和窄沟道效应，高电场下的迁移率退化和速度饱和，亚阈值电流。基于物理的解析模型，易于通过参数提取获得模型参数。模型公式比较复杂、精度不高。LEVEL=3模型半经验模型。为了克服LEVEL=2模型公式复杂的缺点，采用了较为简单的模型公式来提高计算效率，同时用一些经验参数拟合来保证模型的精确性。考虑了漏致

37、势垒降低效应对阈值电压的影响。LEVEL=4（BSIM）模型 BSIM（Berkeley short-channel IGFET model）模型是专门为短沟道MOS场效应晶体管而开发的模型。在BSIM3模型中考虑了下列效应：（1）短沟和窄沟对阈值电压的影响；（6）漏感应引起位垒下降；（2）横向和纵向的非均匀掺杂；（7）沟道长度调制效应；（3）垂直场引起的载流子迁移率下降（8）衬底电流引起的体效应，（4）体效应；（9）次开启导电问题；（5）载流子速度饱和效应；（10）漏源寄生电阻。同时考虑了MOS晶体管的弱反型和强反型区的特性，是基于小尺寸器件的物理建立的模型。考虑了沟道区非均匀掺杂的影响以及

38、参数对器件几何尺寸的依赖关系。是基于参数的模型，而模型参数是基于工艺特性获得。在SPICE应用中，BSIM是目前较为精确、有效的模型。模型的参数比较多，给参数提取带来了困难。由于BSIM是依赖于参数的模型，因此做好参数提取，获得合适的模型参数是非常重要的。LEVEL=4（BSIM）模型 四种MOS晶体管模型的比较LEVEL=1的模型只能粗略估算电路性能，更适合于手工计算使用；LEVEL=2的模型比较偏重物理，考虑了主要二级效应。但是存在收敛性问题，且比LEVEL=3占用CPU时间多。由于该模型物理概念明确，因此仍是一个经常使用的模型。LEVEL=3的模型尽管是半经验模型，只要给出合适的参数模型

39、，可以获得较为满意的结果，比LEVEL=2节省运算时间，使它更适合于在电路模拟中使用。LEVEL=4的模型也是基于物理的，不过有大量的受沟道长度和宽度影响的参数，需要大量的不同尺寸器件来提取这些参数。dB(S11)dB(S21)dB(S22)dB(S12)Pre-Layout Simulation Layout Creation Post-Layout SimulationElectronic Design Automatic,电子设计自动化电子设计自动化SPICE简介：简介：用于模拟电路仿真的用于模拟电路仿真的SPICE（Simulation Program with Integrated

40、Circuit Emphasis）软件于）软件于1972年由美国加州大年由美国加州大学伯克利分校的计算机辅助设计小组利用学伯克利分校的计算机辅助设计小组利用FORTRAN语言开发而语言开发而成，主要用于大规模集成电路的计算机辅助设计。成，主要用于大规模集成电路的计算机辅助设计。SPICE的正式实用版的正式实用版SPICE 2G在在1975年正式推出，但是年正式推出，但是该程序的运行环境至少为小型机。该程序的运行环境至少为小型机。1985年，加州大学伯克利分年，加州大学伯克利分校用校用C语言对语言对SPICE软件进行了改写，软件进行了改写，1988年年SPICE被定为美被定为美国国家工业标准。国

41、国家工业标准。与此同时，各种以与此同时，各种以SPICE为核心的商用模拟电路仿真软件，为核心的商用模拟电路仿真软件，在在SPICE的基础上做了大量实用化工作，从而使的基础上做了大量实用化工作，从而使SPICE成为最成为最为流行的电子电路仿真软件。为流行的电子电路仿真软件。从电视机、手机、电脑到航天飞机、卫星，集成电路技从电视机、手机、电脑到航天飞机、卫星，集成电路技术对人们生活及科学进步的作用令人瞩目。几十年来，集成术对人们生活及科学进步的作用令人瞩目。几十年来，集成电路单块芯片上集成的晶体管数目成指数规律上升。集成电电路单块芯片上集成的晶体管数目成指数规律上升。集成电路复杂度的增加使得集成电

42、路的设计必须依靠路复杂度的增加使得集成电路的设计必须依靠EDA技术，技术，集集成电路模拟技术成电路模拟技术正是正是EDA中的关键技术之一。中的关键技术之一。集成电路生产工艺在过去几十年里得到了极大的发展，但集成电路生产工艺在过去几十年里得到了极大的发展，但集成电路的生产成本却在不断提高，例如在集成电路的生产成本却在不断提高，例如在90nm工艺下，集工艺下，集成电路制造成本已超过成电路制造成本已超过100万美元。集成电路制造成本如此之万美元。集成电路制造成本如此之高，因此要求集成电路能够一次性设计生产成功。但是，集成高，因此要求集成电路能够一次性设计生产成功。但是，集成电路功能如此之复杂，离开了

43、设计自动化技术，设计者无法保电路功能如此之复杂，离开了设计自动化技术，设计者无法保证电路设计的正确性。集成电路模拟技术通过建立电路模型，证电路设计的正确性。集成电路模拟技术通过建立电路模型，采用数值分析技术和计算机软件工程技术开发电路模拟的软件采用数值分析技术和计算机软件工程技术开发电路模拟的软件工具。借助集成电路模拟工具，设计者可以在集成电路生产之工具。借助集成电路模拟工具，设计者可以在集成电路生产之前对电路行为进行仿真、功能进行验证，从而保证电路设计成前对电路行为进行仿真、功能进行验证，从而保证电路设计成功。功。电路模拟技术的发展始于通用电路模拟技术。通电路模拟技术的发展始于通用电路模拟技

44、术。通用电路模拟技术是电路级的模拟技术，通过晶体管、用电路模拟技术是电路级的模拟技术，通过晶体管、基本电路元件来描述集成电路的行为。借助高精度的基本电路元件来描述集成电路的行为。借助高精度的晶体管模型和数值分析算法达到很高的模拟精度，但晶体管模型和数值分析算法达到很高的模拟精度，但是模拟速度很慢，只适用于中小规模集成电路的模拟。是模拟速度很慢，只适用于中小规模集成电路的模拟。通用电路模拟的主要技术包含以下几个步骤。通用电路模拟的主要技术包含以下几个步骤。首先根据克希霍夫定律以及晶体管模型建立描述电路首先根据克希霍夫定律以及晶体管模型建立描述电路行为的电路方程，即非线性的微分代数方程组。行为的电

45、路方程，即非线性的微分代数方程组。第二步通过对微分方程进行时域离散得到非线性的代第二步通过对微分方程进行时域离散得到非线性的代数方程组。数方程组。第三步采用迭代方法将非线性代数方程组转化为线性第三步采用迭代方法将非线性代数方程组转化为线性代数方程组。代数方程组。最后对线性代数方程组进行求解，得到电路的响应。最后对线性代数方程组进行求解，得到电路的响应。SPICE于于1975年诞生于美国加州大学伯克莱分校，后来年诞生于美国加州大学伯克莱分校，后来被引入工业界，成为至今仍被广泛使用的通用电路模拟的被引入工业界，成为至今仍被广泛使用的通用电路模拟的经典软件工具。如表经典软件工具。如表1列出的列出的H

46、SPICE、VIRTUOSO SPECTRE CIRCUIT SIMULATOR、Eldo分别是分别是Synopsys、Cadence、Mentor公司的目前的公司的目前的高精度通高精度通用电路模拟器用电路模拟器，这些工具由，这些工具由SPICE衍变而来。衍变而来。CMOS和NMOS电路性能比较 我们以反相器为例比较CMOS与NMOS电路的性能，右图为NMOS反相器的基本结构。工作原理分析缺点：功耗输输入管和入管和驱动驱动管管当VinVT后M1导通，输出开始下降，VDD和地之间有电流。当Vin=VDD时，M1工作在线性区，可以推出 如果把CMOS反相器中的PMOS管作为负载元件，则CMOS反相

47、器和NMOS反相器的性能差别主要是负载元件的性能差别引起的。由于NMOS反相器中的负载元件是常导通的，因此输出低电平决定于电路的分压比，是有比反相器，达不到最大逻辑摆幅，而且有较大的静态功耗。CMOS反相器中的PMOS管是作为开关器件，在输出高电平时只有PMOS导通，在输出低电平时只有NMOS导通，因此是无比电路，可以获得最大的逻辑摆幅，而且不存在直流导通电流，有利于减小静态功耗。4.3 类NMOS逻辑电路 静态CMOS逻辑门利用NMOS管和PMOS管的互补特性，使上拉通路和下拉通路轮流导通，从而获得很好的电路性能。然而这种电路的最大缺点是针对每个输入都需要NMOS管和PMOS两个管子因而不利

48、于减小面积和提高集成度。在VLSl中，对某些性能要求不太高，但是希望面积尽可能小的电路可以采用类NMOS电路形式。在类NMOS电路中只用NMOS管串、并联构成的逻辑功能块，而上拉通路用一个常导通PMOS管代替复杂的PMOS逻辑功能块，如图所示。因此，对n输入逻辑门，类NMOS电路只需要(n+1)个MOS管，对多输入情况可以比常规的静态CMOS逻辑门节省近一半器件。用类NMOS电路实现组合逻辑时，构成特点与静态CMOS逻辑门中NMOS逻辑块一样，相当于类NMOS取CMOS电路中的NMOS逻辑块。类NMOS电路也是实现最终带非的逻辑功能。在分析类NMOS逻辑电路时，也和分析静态CMOS逻辑电路一样

49、，把整个NMOS逻辑块等效为一个MOS管，用等效反相器分析电路性能。下面以类NMOS反相器为例分析这种电路的性能。在直流条件下，IDN=IDP，根据不同工作区的电流公式，可以得到输出电压随输入的变化关系，即直流电压传输特性。当输入是低电平时，N管截止，P管在线性区，则VOH=VDD。当输入是高电平时，N管在线性区而P管在饱和区，此时输出低电平为 从以上分析看出，类NMOS电路不是无比电路，不再具有无比电路的优点。由于PMOS负载是常通的，在输出低电平时存在电源到地的直流通路，输出低电平不是0，而是决定于N管和P管的导通电阻的分压比。为了保证的电平合格，必须设计合适的比例因子，因此这种电路叫做有

50、比电路。由于输出低电平时存在直流导通电流，电路有较大的静态功耗 从直流特性看，为了降低功耗，同时保证输出低电平合格，都不希望PMOS的导电因子太大，但太小将使电路的上升时间增加。类NMOS电路的上升时间分析与CMOS反相器相同，忽略PMOS负载电流，下降时间的分析也与CMOS反相器相同。4.4 MOS4.4 MOS传输门逻辑电路 MOS晶体管的源、漏区是完全对称的结构，因此MOS晶体管的源、漏极可以互换。这种双向导通特性给它的应用带来极大的灵活性。对于源、漏极不固定，可以双向传送信号的MOS晶体管叫做传输管（pass transistor）或传输门（Transmission Gate，简称TG