高速信号走线规则.docx

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1、高速信号走线规章随着信号提升沿时间的减小，信号频率的提高，电子产品的EMI问题，也来越受到电子工程师的关注。高速PCB设计 的胜利，对EMI的贡献越来越受到重视，几乎60%的EMI问题可以通过高速PCB来掌握解决。规章一：高速信号走线屏蔽规章在高速的PCB设计中，时钟等关键的高速信号线，走需要进行屏蔽处理，假如没有屏蔽或只屏蔽了局部，都是会造成 EMI的泄漏。建议屏蔽线,每1000mil,打孔接地。如上图所示。规章二：高速信号的走线闭环规章由于PCB板的密度越来越高，很多PCB LAYOUT工程师在走线的过程中，很简洁 消失这种失误，如下列图所示：时钟信号等高速信号网络，在多层的PCB走线的时

2、候产生了闭环的结果，这样的闭环结果将产生环形天线，增加EMI 的辐射强度。规章三：高速信号的走线开环规章规章二提到高速信号的闭环会造成EMI辐射，同样的开环同样会造成EMI辐射，如 下列图所示：时钟信号等高速信号网络，在多层的PCB走线的时候产生了开环的结果，这样的开环结果将产生线形天线，增加EMI 的辐射强度。在设计中我们也要避开。规章四：高速信号的特性阻抗连续规章高速信号，在层与层之间切换的时候必需保证特性阻抗的连续，否那么会增加 EMI的辐射，如下列图：也就是：同层的布线的宽度必需连续，不同层的走线阻抗必需连续。规章五：高速PCB设计的布线方向规章相邻两层间的走线必需遵循垂直走线的原那么

3、，否那么会造成线间的串扰，增加 EMI辐射，如下列图：相邻的布线层遵循横平竖垂的布线方向，垂直的布线可以抑制线间的串扰。规章六：高速PCB设计中的拓扑结构规章在高速PCB设计中有两个最为重要的内容，就是线路板特性阻抗的掌握和 多负载状况下的拓扑结构的设计。在高速的状况下，可以说拓扑结构的是否合理直接打算，产品的胜利还是失败。如上图所示，就是我们常常用到的菊花链式拓扑结构。这种拓扑结构一般用于几Mhz的状况下为益。高速的拓扑结构 我们建议使用后端的星形对称结构。规章七：走线长度的谐振规章检查信号线的长度和信号的频率是否构成谐振，即当布线长度为信号波长1/4的时候的整数倍时，此布线将产生谐振, 而

4、谐振就会辐射电磁波，产生干扰。规章八：回流路径规章(1)通过球下面的过孔将信号线从下层引出；(2)采纳极细布线和自由角度布线在球栅阵列中找出一条引线通道。对这种BGA或COB封装的高密度器件 而言，采纳宽度和空间微小的布线方式是惟一可行的，只有这样，才能保证较高的成品率和牢靠性，满意高速 设计要求。随着器件封装技术的进展，器件的封装相对尺寸越来越小。由于BGA脚间距密集，过孔离管脚很近，会产生 很大的电感。对高速信号也是有害的，所以在BGA散孔时，尽量采纳较小的孔。BGA的焊盘大小和BGA的 脚间距之间有一个对应的关系，但不能大于BGA管脚小球的直径，通常约为它的I / 10I / 5。BGA

5、焊盘旁 的过孔、焊盘在元件面均需塞孔和掩盖绿油，为了 BGA的焊接，四周2era内不能消失其他器件。数字信号处理器是信号处理的核心，而随着高频器件的普及，印制板密度增加，干扰加大，信号质量的提高已 提到了设计的首要地位。而高速DSPs的PCB电路板设计是一个特别简单的设计过程。在进行高速电路设计 时有多个因素需要加以考虑，这些因素又是相互对应。如高速器件布局时位置靠近，虽可以减小延时，但可能 产生串扰和显着的热效应；走线时高速信号尽量布线在内层和少打过孔也是一个冲突。因此在设计中，需要综 合考虑各有利因素，做出全面的电路设计。只有这样才能设计出抗干扰力量强，性能稳定，实时性高的高质量 PCB电

6、路板。全部的高速信号必需有良好的回流路径。近可能的保证时钟等高速信号的回流路径最小。否那么会极大的增加辐射，并且 辐射的大小和信号路径和回流路径所包围的面积成正比。规章九：器件的退耦电容摆放规章退耦电容的摆放的位置特别的重要。不合理的摆放位置，是根本起不到退耦的效果。退耦电容的摆放的原那么是：靠近电 源的管脚，并且电容的电源走线和地线所包围的面积最小。SI高速电路设计：高速PCB设计理论基础第一局部信号完整性学问基础第一章高速数字电路概述现代的电子设计和芯片制造技术正在飞速进展，电子产品的简单度、 时钟和总线频率等等都呈快速提升趋势，但系统的电压却不断在减小，全部的这一切加上产品投 放市场的时

7、间要求给设计师带来了前所未有的巨大压力。要想保证产品的一次性胜利就必需能预 见设计中可能消失的各种问题，并准时给出合理的解决方案，对于高速的数字电路来说，最令人 头大的莫过于如何确保瞬时跳变的数字信号通过较长的一段传输线，还能完整地被接收，并保证 良好的电磁兼容性，这就是目前颇受关注的信号完整性(SD问题。本章就是围绕信号完整性的问 题，让大家对高速电路有个基本的熟识，并介绍一些相关的基本概念。1.1 何为高速电路“高速电路”已经成为当今电子工程师们常常提及的一个名词，但毕竟什么 是高速电路?这确实是一个“熟识”而又“模糊”的概念。而事实上，业界对高速电路并没有一个 统一的定义，通常对高速电路

8、的界定有以下多种看法：有人认为，假如数字规律电路的频率到达 或者超过45MHz-50MHZ,而且工作在这个频率之上的电路已经占到了整个电子系统肯定的份量仕匕 如说1/3),就称为高速电路；也有人认为高速电路和频率并没有什么大的联系，是否高速电路只 取决于它们的提升时间；还有人认为高速电路就是我们早些年没有接触过，或者说能产生并且考 虑到趋肤效应的电路；更多的人那么对高速进行了量化的定义，即当电路中的数字信号在传输线上 的延迟大于1/2提升时间时，就叫做高速电路，本文也沿用这个定义作为考虑高速问题的标准。 此外，还有一个简洁产生混淆的是“高频电路”的概念，“高频”和“高速”有什么区分呢?对于 高

9、频，很多人的理解就是较高的信号频率，虽然不能说这种看法有误，但对于高速电子设计工程 师来说，理解应更为深刻，我们除了关怀信号的固有频率，还应考虑信号放射时同时伴随产生的 高阶谐波的影响，一般我们使用下面这个公式来做定义信号的放射带宽，有时也称为EMI放射带 宽：F=1 / (Tr* n ), F是频率(GHz)； Tr (纳秒)指信号的提升时间或下降时间。通常当F 100MHz 的时候，就可以称为高频电路。所以，在数字电路中，是否是高频电路，并不在于信号频率的凹 凸，而主要是取决于提升沿和下降沿。依据这个公式可以推算，当提升时间小于3. 185ns左右的 时候，我们认为是高频电路。对于大多数电

10、子电路硬件设计工程师来说，完全没有必要拘泥于概 念的差异，心中应有个广义的“高速”定义，那就是：假如在确保正确的电气连接的前提下，电 路仍不能稳定的高性能工作，而需要进行特殊的布局，布线，匹配，屏蔽等处理，那么，这就是 “高速”设计。1.2 高速带来的问题及设计流程剖析虽然不少人对高速可能有了一点概念性的熟识，但往往难 以想象在所谓的“高速”状况下，会真正给实际的电路系统带来什么样的后果，这里我举几个实 际的案例来剖析一下高速给PCB设计带来的一系列问题。A.某公司早期开发的一个产品，始终工作良好，可是最近生产出来的一批却总是毛病不断,受到很多客户的埋怨。可是根本没有对设计进行任何变动，连使用

11、的芯片也是同一型号的，缘由 是什么呢？B.某个PCB工程师Layout阅历特别丰富，设计的产品很少出过问题，但最近设计了一块PCB 板，却觉察了 EMC检测不合格的问题，转变布线也毫无效果，但以前类似的板子却没有这样的问 题。C. 一个专业的内存模块设计工程师，从EDO内存到SDRAM的PC66, PC100,设计过很多项 目，很少消失问题，可是自从内存时钟频率上到133MHz以上时，几乎很少有设计能一次性通过的。 简洁分析一下上面的几个案例，A的状况是由于芯片的工艺改进造成的，虽然所使用的芯片基本 电路功能一样，但随着的IC制造工艺水平的提高，信号的提升沿变快了，于是消失了反射、串扰 等信号

12、不完整的问题，从而导致突然失效；B例子中，通过细致地检测，最终觉察是PCB板上有 两个并排平行放置的电感元件，所以产生了较为严峻的EMI； C中的内存设计师那么是由于忽视了严 格的拓补结构要求，在频率提高、时序要求更严格的状况下，非单调性和时钟偏移等问题造成了 设计的内存模块无法启动。除了以上提到的三个实例，还有很多其他的问题，比方由于电容设计 不当导致电源电压不稳而无法工作，数模接地不正确产生的干扰太严峻使得系统不稳定等等。随 着电子技术的不断进展，类似于以上的各种问题层出不穷，而且可以预见，今后还会消失更多的 这样或那样的问题。所以，了解信号完整性理论，进而指导和验证高速PCB的设计是一件

13、刻不容 缓的事情。传统的PCB设计一般经过原理图设计、布局、布线、优化等四个主要步骤，由于缺乏 高速分析和仿真指导，信号的质量无法得到保证，而且大局部问题必需等到制板测试后才能觉察, 这大大降低了设计的效率，提高了本钱，明显在激烈的市场竞争下，这种设计方法是很不利的。 于是，针对高速PCB设计，业界提出了一种新的设计思路，称为“自上而下”的设计方法，这是 一种建立在实时仿真基础上优化的高效设计流程，见图1-1-1：图1-1-1高速PCB设计流程从上面的流程图可以看到，高速的PCB设计在完成之前，经过多方面的仿真、分析和优化，避开了绝大局部可能产生的 问题，假如依托强大的EDA仿真工具，基本上能

14、实现“设计即正确”目的。在整个高速设计过程 中，信号完整性工程师必需贯穿于设计的始终，Cadence公司的首席顾问Donald Telian曾给信 号完整性工程师归纳了七点作用： 争论和定义(pioneering and defining)分类和总结(Partitioning 和 Approximating) 建模和测量(Modeling and Measuring)设计和优化(Designing and optimizing) 量化和验证(Quantifying and verifying)削减和简化(Reducing and simplifying) 联系和调试(Correlating a

15、nd Debugging)对于以上这七大作用的具体阐述，可以参见1997 high performance system Design Conference 上 Donald Telian 的原稿。1.3相关的一些基本概念在具体争论信号完整性理论学问之前，这节中我们将对高速设计中常 常提到的一些基本名词做些简洁地整理和介绍，给初步接触高速的设计人员供应一个概念性的熟 识。信号完整性(Signal Integrity)：就是指电路系统中信号的质量，假如在要求的时间内，信 号能不失真地从源端传送到接收端，我们就称该信号是完整的。传输线(Transmission Line)： 由两个具有肯定长度的导

16、体组成回路的连接线，我们称之为传输线，有时也被称为延迟线。集总 电路(Lumped circuit)：在一般的电路分析中，电路的全部参数，如阻抗、容抗、感抗都集中于 空间的各个点上，各个元件上，各点之间的信号是瞬间传递的，这种抱负化的电路模型称为集总 电路。分布式系统(Distributed System)：实际的电路状况是各种参数分布于电路所在空间的各 处，当这种分散性造成的信号延迟时间与信号本身的变化时间相比己不能忽视的时侯，整个信号 通道是带有电阻、电容、电感的简单网络，这就是一个典型的分布参数系统。提升/下降时间 (Rise/Fall Time)：信号从低电平跳变为高电平所需要的时间，

17、通常是量度提升/下降沿在10%- 90%电压幅值之间的持续时间，记为Tr。截止频率(Knee Frequency)：这是表征数字电路中集中 了大局部能量的频率范围(0.5/Tr),记为Fknee。，一般认为超过这个频率的能量对数字信号的 传输没有任何影响。特征阻抗(Characteristic Impedance)：沟通信号在传输线上传播中的每一 步遇到不变的瞬间阻抗就被称为特征阻抗，也称为浪涌阻抗，记为Zo。可以通过传输线上输入电 压对输入电流的比率值(V/I)来表示。传输延迟(Propagation delay)：指信号在传输线上的传播 延时，与线长和信号传播速度有关，记为tpd微带线(M

18、icro-Strip)：指只有一边存在参考平面 的传输线。带状线(Strip-Line)：指两边都有参考平面的传输线。趋肤效应(Skin effect)：指 当信号频率提高时，流淌电荷会慢慢向传输线的边缘靠近，甚至中间将没有电流通过。与此类似 的还有集束效应，现象是电流密集区域集中在导体的内侧。反射(Reflection)：指由于阻抗不匹 配而造成的信号能量的不完全汲取，放射的程度可以有反射系数p表示。过冲/下冲(Over shoot/under shoot)：过冲就是指接收信号的第一个峰值或谷值超过设定电压一一对于提升沿是 指第一个峰值超过最高电压；对于下降沿是指第一个谷值超过最低电压，而下

19、冲就是指其次个谷 值或峰值。振荡：在一个时钟周期中，反复的消失过冲和下冲，我们就称之为振荡。振荡依据表 现形式可分为振铃(Ringing)和环绕振荡，振铃为欠阻尼振荡，而环绕振荡为过阻尼振荡。匹配 (Ternlination)：指为了消退反射而通过添加电阻或电容器件来到达阻抗全都的效果。由于通常 采纳在源端或终端，所以也称为端接。串扰：串扰是指当信号在传输线上传播时，因电磁耦合对 相邻的传输线产生的不期望的电压噪声干扰，这种干扰是由于传输线之间的互感和互容引起的。 信号回流(Return current)：指伴随信号传播的返回电流。自屏蔽(Self shielding)：信号在传 输线上传播时

20、，靠大电容耦合抑制电场，靠小电感耦合抑制磁场来维持低电抗的方法称为自屏蔽。 前向串扰(Forward Crosstalk)：指干扰源对牺牲源的接收端产生的第一次干扰，也称为远端干 扰(Far-end crosstalk) o后向串扰(Forward Crosstalk)：指干扰源对牺牲源的发送端产生的第 一次干扰，也称为近端干扰(Near-end crosstalk) o屏蔽效率(SE)：是对屏蔽的适用性进行评估 的一个参数，单位为分贝。汲取损耗：汲取损耗是指电磁波穿过屏蔽罩的时候能量损耗的数量。 反射损耗：反射损耗是指由于屏蔽的内部反射导致的能量损耗的数量，他随着波阻和屏蔽阻抗的 比率而变化

21、。校正因子：表示屏蔽效率下降的状况的参数，由于屏蔽物汲取效率不高，其内部的 再反射会使穿过屏蔽层另一面的能量增加，所以校正因子是个负数，而且只使用于薄屏蔽罩中存 在多个反射的状况分析。差模EMI：传输线上电流从驱动端流到接收端的时候和它回流之间耦合 产生的EMI,就叫做差模EMI。共模EMI：当两条或者多条传输线以相同的相位和方向从驱动端输 出到接收端的时候，就会产生共模辐射，既共模EMI。放射带宽：即最高频率放射带宽，当数字 集成电路从规律凹凸之间转换的时候，输出端产生的方波信号频率并不是导致EMI的唯一成分。 该方波中包含频率范围更宽广的正弦谐波重量，这些正弦谐波重量是工程师所关怀的EMI

22、频率成 分，而最高的EMI频率也称为EMI的放射带宽。电磁环境：存在于给定场所的全部电磁现象的总和。电磁骚扰：任何能引起装置、设施或系统性能降低或者对有生命或者无生命物质产生损害作 用的电磁现象。电磁干扰：电磁骚扰引起设施、传输通道和系统性能的下降。电磁兼容性：设施 或者系统在电磁环境中能正常工作且不对该环境中任何事物构成不能承受的电磁骚扰的力量。系 统内干扰：系统中消失由本系统内部电磁骚扰引起的电磁干扰。系统间干扰：有其他系统产生的 电磁干扰对一个系统造成的电磁干扰。静电放电：具有不同静电电位的物体相互接近或者接触时 候而引起的电荷转移。建立时间(setup Time)：建立时间就是接收器件

23、需要数据提前于时钟沿稳 定存在于输入端的时间。保持时间(Hold Time)：为了胜利的锁存一个信号到接收端，器件必需 要求数据信号在被时钟沿触发后连续保持一段时间，以确保数据被正确的操作。这个最小的时间 就是我们说的保持时间。飞行时间(Flight Time)：指信号从驱动端传输到接收端，并到达肯定 的电平之间的延时: 和传输延迟和提升时间有关。Teo：是指器件的输入时钟边缘触发有效到输出 信号有效的时间差，这是信号在器件内部的全部延迟总和，一般包括规律延迟和缓冲延迟。缓冲 延迟(buffer delay)：指信号经过缓冲器到达有效的电压输出所需要的时间时钟抖动(Jitter)： 时钟抖动是

24、指时钟触发沿的随机误差，通常可以用两个或多个时钟周期差值来量度，这个误差是 由时钟发生器内部产生的，和后期布线没有关系。时钟偏移(Skew)：是指由同样的时钟产生的多 个子时钟信号之间的延时差异。假时钟：假时钟是指时钟越过阈值(threshold)无意识地转变了状 态(有时在VIL或VIII之间)。通常由于过分的下冲(undershoot)或串扰(crosstalk)引起。电源完 整性(Power Integrity)：指电路系统中的电源和地的质量。同步开关噪声(Simultaneous Switch Noise)：指当器件处于开关状态，产生瞬间变化的电流(di/dt),在经过回流途径上存在

25、的电感时，形成沟通压降，从而引起噪声，简称SSN。也称为噪声。地弹(Ground Bounce)： 指由于封装电感而引起地平面的波动，造成芯片地和系统地不全都的现象。同样，假如是由于封 装电感引起的芯片和系统电源差异，就称为电源反弹(Power Bounce) oPCB叠层参考名词定义：SIG：信号层；GND：地层；PWR：电源层；电路板的叠层支配是对PCB的整个系统设计的基础。叠层设计如有缺陷，将最终影响到整机的EMC 性能。总的来说叠层设计主要要遵从两个法规：1 .每个走线层都必需有一个邻近的参考层(电源或地层)；2 邻近的主电源层和地层要保持最小间距，以供应较大的耦合电容；下面列出从两层

26、板到十层板的叠层：2.1 单面板和双面板的叠层；对于两层板来说，由于板层数量少，已经不存在叠层的问题。掌握EMI辐射主要从布线和布局来考虑; 单层板和双层板的电磁兼容问题越来越突出。造成这种现象的主要缘由就是因是信号回路面积过大， 不仅产生了较强的电磁辐射，而且使电路对外界干扰敏感。要改善线路的电磁兼容性，最简洁的方法 是减小关键信号的回路面积。关键信号：从电磁兼容的角度考虑，关键信号主要指产生较强辐射的信号和对外界敏感的信号。能够 产生较强辐射的信号一般是周期性信号，如时钟或地址的低位信号。对干扰敏感的信号是指那些电平 较低的模拟信号。单、双层板通常使用在低于lOKHz的低频模拟设计中：1在

27、同一层的电源走线以辐射状走线，并最小化线的长度总和；2走电源、地线时，相互靠近；在关键信号线边上布一条地线，这条地线应尽量靠近信号线。这样就 形成了较小的回路面积，减小差模辐射对外界干扰的敏感度。当信号线的旁边加一条地线后，就形成 了一个面积最小的回路，信号电流确定会取道这个回路，而不是其它地线路径。3假如是双层线路板，可以在线路板的另一面，紧靠近信号线的下面，沿着信号线布一条地线，一线 尽量宽些。这样形成的回路面积等于线路板的厚度乘以信号线的长度。2.2 四层板的叠层；推举叠层方式：2.2.1 SIG-GND(PWR)-PWR (GND)-SIG；2.2.2 GND - SIG(PWR) -

28、SIG(PWR) - GND ；对于以上两种叠层设计，潜在的问题是对于传统的l.6mm (62mil)板厚。层间距将会变得很大，不 仅不利于掌握阻抗，层间耦合及屏蔽；特殊是电源地层之间间距很大，降低了板电容，不利于滤除噪 声。对于第一种方案，通常应用于板上芯片较多的状况。这种方案可得到较好的SI性能，对于EMI性能 来说并不是很好，主要要通过走线及其他细节来掌握。主要留意：地层放在信号最密集的信号层的相 连层，有利于汲取和抑制辐射；增大板面积，表达20H规章。对于其次种方案，通常应用于板上芯片密度足够低和芯片四周有足够面积(放置所要求的电源覆铜层) 的场合。此种方案PCB的外层均为地层，中间两

29、层均为信号/电源层。信号层上的电源用宽线走线， 这可使电源电流的路径阻抗低，且信号微带路径的阻抗也低，也可通过外层地屏蔽内层信号辐射。从 EMI掌握的角度看，这是现有的最正确4层PCB结构。主要留意：中间两层信号、电源混合层间距要拉 开，走线方向垂直，避开消失串扰；适当掌握板面积，表达20H规章；假如要掌握走线阻抗，上述方 案要特别留神地将走线布置在电源和接地铺铜岛的下边。此外，电源或地层上的铺铜之间应尽可能地 互连在一起，以确保DC和低频的连接性。2.3 六层板的叠层；对于芯片密度较大、时钟频率较高的设计应考虑6层板的设计推举叠层方式：2.3.1 SIG-GND-SIG-PWR-GND-SI

30、G；对于这种方案，这种叠层方案可得到较好的信号完整性，信号层与接地层相邻，电源层和接地层配对, 每个走线层的阻抗都可较好掌握，且两个地层都是能良好的汲取磁力线。并且在电源、地层完整的状 况下能为每个信号层都供应较好的回流路径。2.3.2 GND-SIG-GND-PWR-SIG -GND；对于这种方案，该种方案只适用于器件密度不是很高的状况，这种叠层具有上面叠层的全部优点，并 且这样顶层和底层的地平面比拟完整，能作为一个较好的屏蔽层来使用。需要留意的是电源层要靠近 非主元件面的那一层，由于底层的平面会更完整。因此，EMI性能要比第一种方案好。小结：对于六层板的方案，电源层与地层之间的间距应尽量减

31、小，以获得好的电源、地耦合。但62mil 的板厚，层间距虽然得到减小，还是不简洁把主电源与地层之间的间距掌握得很小。比照第一种方案与 其次种方案，其次种方案本钱要大大增加。因此，我们叠层时通常选择第一种方案。设计时，遵循 20H规章和镜像层规章设计2.4 八层板的叠层；无需注册八层板通常使用下面三种叠层方式2.4.1 由于差的电磁汲取力量和大的电源阻抗导致这种不是一种好的叠层方式。它的结构如下：1 Signal 1元件面、微带走线层2 Signal 2内部微带走线层，较好的走线层（X方向）3 Ground4 Signal 3带状线走线层，较好的走线层（Y方向）5 Signal 4带状线走线层6

32、 Power7 Signal 5内部微带走线层8 Signal 6微带走线层是第三种叠层方式的变种，由于增加了参考层，具有较好的EMI性能，各信号层的特性阻抗可 以很好的掌握1 Signal 1元件面、微带走线层，好的走线层2 Ground地层，较好的电磁波汲取力量3 Signal 2带状线走线层，好的走线层4 Power电源层，与下面的地层构成优秀的电磁汲取5 Ground 地层6 Signal 3带状线走线层，好的走线层7 Power地层，具有较大的电源阻抗8 Signal 4微带走线层，好的走线层最正确叠层方式，由于多层地参考平面的使用具有特别好的地磁汲取力量。1 Signal 1元件面

33、、微带走线层，好的走线层2 Ground地层，较好的电磁波汲取力量3 Signal 2带状线走线层，好的走线层高速下载4 Power电源层，与下面的地层构成优秀的电磁汲取5 Ground 地层6 Signal 3带状线走线层，好的走线层7 Ground地层，较好的电磁波汲取力量8 Signal 4微带走线层，好的走线层2.5小结对于如何选择设计用几层板和用什么方式的叠层，要依据板上信号网络的数量，器件密度，PIN密度, 信号的频率，板的大小等很多因素。对于这些因素我们要综合考虑。对于信号网络的数量越多，器件 密度越大，PIN密度越大，信号的频率越高的设计应尽量采纳多层板设计。为得到好的EMI性

34、能最好 保证每个信号层都有自己的参考层。pcb叠层参考：2层S1和地，S2和电源4层S1,地，电源，S26 层 SI, S2,地，电源，S3, S46 层 S1,地，S2, S3,电源，S46层S1,电源，地，S2,地，S38 层 SI, S2,地，S3, S4,电源，S5, S68层S1,地，S2,地，电源，S3,地，S410 层 S1,地，S2, S3,地，电源，S4, S5,地，S610 层 SI, S2,电源，地，S3, S4,地，电源，S5, S6高速时钟信号布线高速时钟信号布线电路在数字电路中占有重要地位，同时时钟电路也是产生电磁辐射的主要来源。一 个具有2n2提升沿的时钟信号辐射

35、能量的带宽可达160MHz,其可能辐射带宽可达十倍频，即1.6GHz。 因此，设计好时钟电路是保证到达整机辐射指标的关键。时钟电路设计主要的问题有如下几个方面。(1)阻抗掌握。计算各种由印制板线条构成的微带线和微带波导的波阻抗、相移常数、衰减常数等等。 很多设计手册都可以查到一些典型结构的波阻抗和衰减常数。特殊结构的微带线和微带波导的参数需 要用计算电磁学的方法求解。(2)传输延迟和阻抗匹配。由印制线条的相移常数计算时钟脉冲受到的延迟，当延迟到达肯定数值时, 就要进行阻抗匹配，以免发生终端反射使时钟信号抖动或发生过冲。阻抗匹配方法有串联电阻、并联 电阻、戴维南网络、RC网络、二极管阵等。（3）

36、印制线条上接入较多容性负载的影响。接在印制线条上的容性负载对线条的波阻抗有较大的影 响，特殊是对总线结构的电路容性负载的影响往往是要考虑的关键因素。在PCB板上，高速时钟信号是一类很特殊的信号：信号频率高，对信号波形要求高，信号受干扰要小。 而这个时钟的稳定对系统的牢靠性和精确性都直接相关，时钟信号抖动、漂移、畸变等都对系统有很大的影响。因此在设计一个电路，特殊是带有高速时钟电路的PCB板时，肯定要优先考虑 系统的时钟安排、走线、种类等问题。依据笔者和广阔电子工程师的阅历，对高速时钟信号布线（如图3-15所示）有以下几点要求：（1）高速时钟信号线优先级高。高速时钟信号线一般是信号中优先级最高，

37、在布线的时候，需要首先 和特殊考虑系统的主时钟信号线。由于时钟的稳定性和牢靠性直接影响整个系统或产品的特性。假如 时钟不稳，必定导致产品的不稳定，产品精度降低，甚至不能使用等一系列问题。（2）高速时钟信号线尽可能地短。高速时钟信号线信号频率高，对波形要求严格，要求信号的衰减和 受到的干扰最小，为了将干扰降低到最小，所以要求走线尽量地短，保证信号的失真度最小。（3）高速时钟信号线尽量走在电路板的同一层上，避开过孔。高速时钟信号走线设计尽量设计在同一 层上，也是为了削减信号的失真度，假如采纳多层布线，必定要存在过孔。而过孔是具有分布电感和 电容，过孔的分布参数会时钟信号的反射和于扰，导致时钟的漂移

38、或抖动；过孔还对时钟信号的阻抗 造成不连续，会导致信号的反射和叠加，造成时钟信号的变形，这些都是对我们有害的。（4）高速时钟信号线尽量走直线，避开走折线，可以采纳弧线宋代替折线。高频电路布线的引线最好 采纳全直线，需要转折，可用45。折线或圆弧转折。这种要求在低频电路中仅仅用于提高钢箔的固着 强度，而在高频电路中，满意这一要求却可以削减高频信号对外的电磁辐射和与其他信号之间的串扰。（5）高速时钟信号线不分路。高速时钟信号线一般不分路，不分枝。时钟信号的分路会造成时钟信号 的衰减、反射，导致信号的变形，而且信号的相位可能发生变化。为了保证时钟相位的全都性，通常 在需要时钟分路的地方，可以采纳专用

39、的时钟分路、放大、整形的芯片。这种芯片可以对时钟进行无 衰减、无相差的分路。（6）必要对时钟信号线进行保护和屏蔽。高速时钟信号线四周尽量没有其他的干扰源和走线。在外部 环境比拟恶劣，或者时钟四周有干扰比拟强的信号线时，我们要在信号线和时钟线之间加以隔离，对 时钟信号线进行保护和屏蔽，将干扰降低到最小。PCB设计中关于高速时钟信号布线的问题时钟电路在数字电路中占有重要地位。在将来的DSP现代电子系统应用设计中对时钟布线要求会越来越高。高速时钟信号线优先级最高，一般在布线时，需要优先考虑系统的主时钟信号线。高速时钟信号线信号频率高， 要求走线尽量地短，保证信号的失真度最小。PCB设计中涉及一个高频

40、时钟的问题。高频时钟，对噪声干扰特殊敏感。需要对高频时钟信号线进行保护和屏蔽，将干扰降到最小。高频时钟必需有地线护送，时钟的线宽至少lOrail,护送地线的线宽至少20mil。高频信号线的保护地线两端必需由过 孔与地层良好接触，且每5em左右要打过孔与地层相连；地线护送与数据线基本等长，推举手工拉线；时钟 发送侧必需串接一个22220Q左右的阻尼电阻。高速时钟信号走线设计尽量设计在同一层上，高速时钟信 号线四周尽量没有其他的干扰源和走线。高频时钟连线建议采纳星型连接或采纳点对点连接，采纳T型连接 要保证等臂长，尽量削减过孑L数量，在晶振或时钟芯片下需敷铜防止干扰。避开由这些线带来的信号噪声 所

41、产生的干扰。在高速信号布线和高速时钟信号布线时，都要求走线时少打过孑L、少分枝，以免造成树桩，产生信号的反射 和串绕。过孔和树桩（Stub）在高速PCB中的影响，不仅反映在对信号的影响，同时也导致导线的阻抗发生 变化。而过孔和树桩对阻抗的影响，往往是设计者简洁忽视的问题。要选择合理尺寸的过孔大小。对电源或地线的过孔可以考虑用较大尺寸，以削减阻抗。电源和地的管脚要就近 放置过孔，过孔和管脚之间的引线越短越好，同时，电源和地的引线要尽可能粗，以削减阻抗。最新的高密度系统级芯片采纳BGA或COB封装，管脚间距日益减小。球间距已低至0.6mm,并且还会连续 降低，导致封装器件信号线不行能采纳传统的布线工具来引出。目前有两种方法可以解决这个问题：