【教学课件】第4章微处理器外部特性.ppt

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1、微处理器的外部特性微处理器的外部特性第第 4 4 章章第4章 微处理器外部特性n教学重点n最小组态下的引脚信号和总线形成最小组态下的引脚信号和总线形成n最小组态下的总线时序最小组态下的总线时序4.1 8088的引脚信号和总线形成n外外部部特特性性表表现现在在其其引引脚脚信信号号上上，学学习习时时请请特特别别关关注注以下几个方面：以下几个方面：n引引脚脚功功能能指指引引脚脚信信号号的的定定义义、作作用用；通通常常采用英文单词或其缩写表示采用英文单词或其缩写表示n信信号号流流向向指指信信号号是是从从芯芯片片向向外外输输出出，还还是是从外部输入芯片，抑或是双向的从外部输入芯片，抑或是双向的n有有效效

2、方方式式指指起起作作用用的的有有效效信信号号电电平平:高高/低低电平；上升电平；上升/下降边沿有效下降边沿有效n三三态态能能力力输输出出正正常常的的低低电电平平、高高电电平平外外，还可以输出高阻的第三态还可以输出高阻的第三态4.1.1 8088的两种组态模式n两种组态构成两种不同规模的应用系统两种组态构成两种不同规模的应用系统n最小组态模式最小组态模式n构成小规模的应用系统构成小规模的应用系统n8088本身提供所有的系统总线信号本身提供所有的系统总线信号n最大组态模式最大组态模式n构构成成较较大大规规模模的的应应用用系系统统，例例如如可可以以接接入入数数值值协协处理器处理器8087n8088和

3、总线控制器和总线控制器8288共同形成系统总线信号共同形成系统总线信号4.1.1 8088的两种组态模式（续）n两种组态通过两种组态通过MN/MX*引脚信号进行选择引脚信号进行选择n引脚引脚MN/MX*接高电平为最小组态模式接高电平为最小组态模式n引脚引脚MN/MX*接低电平为最大组态模式接低电平为最大组态模式n两种组态下的内部操作并没有区别两种组态下的内部操作并没有区别nIBM PC/XT机采用最大组态模式机采用最大组态模式n本书以最小组态展开基本原理本书以最小组态展开基本原理通常在信号名称加通常在信号名称加上划线（如：上划线（如：MX）或星号（如：）或星号（如：MX*）表示低电平有效表示低

4、电平有效8088的引脚图12345678910111213141516171819204039383736353433323130292827262524232221 GND A14 A13 A12 A11 A10 A9 A8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GNDVCCAD15AD16/S3AD17/S4AD18/S5AD19/S6SS0*(HIGH)MN/MX*RD*HOLD (RQ)*/GT0*)HLDA (RQ1*/GT1*)WR*(LOCK*)M/IO (S2*)DT/R*(S1*)DEN (S0)ALEINTATEST*RE

5、ADYRESET80884.1.2 最小组态的引脚信号n数据和地址线数据和地址线n读写控制引脚读写控制引脚n中断请求和响应引脚中断请求和响应引脚n总线请求和响应引脚总线请求和响应引脚n其它引脚其它引脚1.数据和地址引脚nAD7AD0（Address/Data）n地址地址/数据数据分时复用分时复用引脚，双向、三态引脚，双向、三态n在在访访问问存存储储器器或或外外设设的的总总线线操操作作周周期期中中，这这些些引引脚脚在在第第1个个时时钟钟周周期期输输出出存存储储器器或或I/O端口的低端口的低8位地址位地址A7A0n其他时间用于传送其他时间用于传送8位数据位数据D7D0 1.数据和地址引脚（续1）n

6、A15A8（Address）n中间中间8位位地址引脚地址引脚，输出、三态，输出、三态n在在访访问问存存储储器器或或外外设设时时，提提供供20位位地地址址中中中间中间8位的地址位的地址A15A81.数据和地址引脚（续2）nA19/S6A16/S3（Address/Status）n地址地址/状态状态分时复用引脚，输出、三态分时复用引脚，输出、三态n这这些些引引脚脚在在访访问问存存储储器器的的第第1个个时时钟钟周周期输出高期输出高4位地址位地址A19A16n在在访访问问外外设设的的第第1个个时时钟钟周周期期全全部部输输出出低电平（访问外设时不使用）低电平（访问外设时不使用）n其他时间输出状态信号其他

7、时间输出状态信号S6S32.读写控制引脚nALE（Address Latch Enable）n地址锁存允许地址锁存允许，输出、三态、高电平有效，输出、三态、高电平有效nALE引引脚脚高高有有效效时时，表表示示复复用用引引脚脚：AD7AD0和和A19/S6A16/S3正在传送地址信息正在传送地址信息n由由于于地地址址信信息息在在这这些些复复用用引引脚脚上上出出现现的的时时间间很很短短暂暂，所所以以系系统统可可以以利利用用ALE信信号号将将地地址址信息锁存起来信息锁存起来2.读写控制引脚（续1）n IO/M*（Input and Output/Memory）nI/O或存储器访问或存储器访问，输出、

8、三态，输出、三态n该该引引脚脚输输出出高高电电平平时时，表表示示CPU将将访访问问I/O端端口口，这时地址总线这时地址总线A15A0提供提供16位位I/O口地址口地址n该该引引脚脚输输出出低低电电平平时时，表表示示CPU将将访访问问存存储储器器，这时地址总线这时地址总线A19A0提供提供20位存储器地址位存储器地址 2.读写控制引脚（续2）n WR*（Write）n写控制写控制，输出、三态、低电平有效，输出、三态、低电平有效n有有效效时时，表表示示CPU正正在在写写出出数数据据给给存存储储器器或或I/O端口端口n RD*（Read）n读控制读控制，输出、三态、低电平有效，输出、三态、低电平有效

9、n有有效效时时，表表示示CPU正正在在从从存存储储器器或或I/O端端口口读读入数据入数据 2.读写控制引脚（续3）nIO/-M、-WR 和和-RD 是最基本的控制信号是最基本的控制信号n3 者组合者组合后，可产生后，可产生4种基本的总线操作（周期）种基本的总线操作（周期）总线周期总线周期IO/M*WR*RD*存储器读存储器读低低高高低低存储器写存储器写低低低低高高I/O读读高高高高低低I/O写写高高低低高高2.读写控制引脚（续4）nREADY n存储器或存储器或I/O口就绪口就绪，输入、高电平有效，输入、高电平有效n在在总总线线操操作作周周期期中中，8088 CPU会会在在第第3个个时时钟钟周

10、周期的前沿测试该引脚期的前沿测试该引脚n如果测到高有效，如果测到高有效，CPU直接进入第直接进入第4个时钟周期个时钟周期n如果测到无效，如果测到无效，CPU将插入等待周期将插入等待周期TwnCPU在在等等待待周周期期中中仍仍然然要要监监测测READY信信号号，有有效效则则进进入入第第4个个时时钟钟周周期期，否否则则继继续续插插入入等等待待周周期期Tw。2.读写控制引脚（续5）n DEN*（Data Enable）n数据允许数据允许，输出、三态、低电平有效，输出、三态、低电平有效n有有效效时时，表表示示当当前前数数据据总总线线上上正正在在传传送送数数据据，可利用他来控制对数据总线的驱动可利用他来

11、控制对数据总线的驱动 n DT/R*（Data Transmit/Receive）n数据发送数据发送/接收接收，输出、三态，输出、三态n该信号表明当前总线上数据的流向该信号表明当前总线上数据的流向n高电平时数据自高电平时数据自CPU输出（发送）输出（发送）n低电平时数据输入低电平时数据输入CPU（接收）（接收）2.读写控制引脚（续6）n SS0*（System Status 0）n最小组态模式下的最小组态模式下的状态输出信号状态输出信号n它它与与IO/M*和和DT/R*一一道道，通通过过编编码码指指示示CPU在在最小组态下的最小组态下的 8 种工作状态：种工作状态：IO/M*DT/R*SS0*

12、1.取指取指（000）5.中断响应中断响应（100）2.存储器读存储器读（001）6.I/O读读（101）3.存储器写存储器写（010）7.I/O写写（110）4.过渡状态过渡状态（011）8.暂停暂停（111）3.中断请求和响应引脚n INTR（Interrupt Request）n可屏蔽中断请求可屏蔽中断请求，输入、高电平有效，输入、高电平有效n有效时，表示请求设备向有效时，表示请求设备向CPU申请可屏蔽中断申请可屏蔽中断n该该请请求求的的优优先先级级别别较较低低，并并可可通通过过关关中中断断指指令令CLI清清除除标标志志寄寄存存器器中中的的IF标标志志、从从而而对对中中断断请请求进行屏蔽

13、求进行屏蔽3.中断请求和响应引脚（续1）nINTA*（Interrupt Acknowledge）n可屏蔽中断响应可屏蔽中断响应，输出、低电平有效，输出、低电平有效n有有效效时时，表表示示来来自自INTR引引脚脚的的中中断断请请求求已已被被CPU响应，响应，CPU进入中断响应周期进入中断响应周期n中中断断响响应应周周期期是是连连续续的的两两个个，每每个个都都发发出出有有效效响响应应信信号号，以以便便通通知知外外设设他他们们的的中中断断请请求求已已被被响响应应、并令有关设备将中断向量号送到数据总线并令有关设备将中断向量号送到数据总线 3.中断请求和响应引脚（续2）n NMI（Non-Maskab

14、le Interrupt）n不可屏蔽中断请求不可屏蔽中断请求，输入、上升沿有效，输入、上升沿有效n有效时，表示外界向有效时，表示外界向CPU申请不可屏蔽中断申请不可屏蔽中断n该该请请求求的的优优先先级级别别高高于于INTR，并并且且不不能能在在CPU内被屏蔽内被屏蔽n当当系系统统发发生生紧紧急急情情况况时时，可可通通过过他他向向CPU申申请请不可屏蔽中断服务不可屏蔽中断服务 4.总线请求和响应引脚n HOLDn总线请求总线请求，输入、高电平有效，输入、高电平有效n有有效效时时，表表示示总总线线请请求求设设备备向向CPU申申请请占占有有总线总线n该该信信号号从从有有效效回回到到无无效效时时，表表

15、示示总总线线请请求求设设备备对对总总线线的的使使用用已已经经结结束束，通通知知CPU收收回回对对总总线的控制权线的控制权 4.总线请求和响应引脚（续1）n HLDA（HOLD Acknowledge）n总线响应总线响应，输出、高电平有效，输出、高电平有效n有有效效时时，表表示示CPU已已响响应应总总线线请请求求并并已已将将总总线线释释放放此此时时CPU的的地地址址总总线线、数数据据总总线线及及具具有有三三态态输输出出能能力力的的控控制制总总线线将将全全面面呈呈现现高高阻阻，使使总总线线请请求求设备可以顺利接管总线设备可以顺利接管总线n待待到到总总线线请请求求信信号号HOLD无无效效，总总线线响

16、响应应信信号号HLDA也转为无效，也转为无效，CPU重新获得总线控制权重新获得总线控制权 5.其它引脚n RESETn复位请求复位请求，输入、高电平有效，输入、高电平有效n该该信信号号有有效效，将将使使CPU回回到到其其初初始始状状态态；当当他再度返回无效时，他再度返回无效时，CPU将重新开始工作将重新开始工作n8088复复位位后后CSFFFFH、IP0000H，所所以以程序入口在物理地址程序入口在物理地址FFFF0Hn表表4-35.其它引脚（续1）n CLK（Clock）n时钟输入时钟输入n系系统统通通过过该该引引脚脚给给CPU提提供供内内部部定定时时信信号号。8088的标准工作时钟为的标准

17、工作时钟为5MHznIBM PC/XT机机的的8088采采用用了了4.77MHz的的时时钟钟，其周期约为其周期约为210ns 5.其它引脚（续2）n Vcc 电源电源，向，向CPU提供提供5V电源电源n GND 地地，向，向CPU提供参考地电平提供参考地电平n MN/MX*（Minimum/Maximum）n组态选择组态选择，输入，输入n接接高高电电平平时时，8088引引脚脚工工作作在在最最小小组组态态；反反之，之，8088工作在最大组态工作在最大组态 5.其它引脚（续3）n TEST*n测试测试，输入、低电平有效，输入、低电平有效n该引脚与该引脚与WAIT指令配合使用指令配合使用n当当CPU

18、执执行行WAIT指指令令时时，它它将将在在每每个个时时钟钟周周期期对对该该引引脚脚进进行行测测试试：如如果果无无效效，则则程程序序踏踏步步并并继继续测试；如果有效，则程序恢复运行续测试；如果有效，则程序恢复运行n也也就就是是说说，WAIT指指令令使使CPU产产生生等等待待，直直到到引引脚有效为止脚有效为止n在在使使用用协协处处理理器器8087时时，通通过过引引脚脚和和WAIT指指令令，可使可使8088与与8087的操作保持同步的操作保持同步“引脚”小结n CPU引引脚脚是是系系统统总总线线的的基基本本信信号号，可可以分成以下类：以分成以下类：n8位数据线：位数据线：D0D7n20位地址线：位地

19、址线：A0A19n控制线：控制线：nALE、IO/M*、WR*、RD*、READYnINTR、INTA*、NMI，HOLD、HLDAnRESET、CLK电源线：电源线：Vcc、GND补充：三态门和D触发器n三三态态门门和和以以D触触发发器器形形成成的的锁锁存存器器是是微微机机接接口电路中最常使用的两类逻辑电路口电路中最常使用的两类逻辑电路n三态门：功率放大、导通开关三态门：功率放大、导通开关n器件共用总线时，一般使用三态电路：器件共用总线时，一般使用三态电路：n需要使用总线的时候打开三态门；需要使用总线的时候打开三态门；n不使用的时候关闭三态门，使之处于高阻不使用的时候关闭三态门，使之处于高阻

20、nD触发器：信号保持，也可用作导通开关触发器：信号保持，也可用作导通开关三态锁存三态缓冲器（三态门）具有单向导通和三态的特性具有单向导通和三态的特性T为低平时：为低平时：输出为高阻抗（三态）输出为高阻抗（三态）T为高电平时：为高电平时：输出为输入的反相输出为输入的反相TAF表示反相或低电平有效表示反相或低电平有效TAFTAFTAF74LS244双双4位三态单向缓冲器位三态单向缓冲器分成分成4位的两组位的两组每组的控制端连接在一每组的控制端连接在一起起控制端低电平有效控制端低电平有效输出与输入同相输出与输入同相每一位都是一个三态门，每一位都是一个三态门，每每4个三态门的控制端连接在一起个三态门的

21、控制端连接在一起双向三态缓冲器具有双向导通和三态的特性具有双向导通和三态的特性ABTOE*OE*0，导通，导通 T1 AB T0 ABOE*1，不导通，不导通Intel 82868位双向缓冲器位双向缓冲器控制端连接在一起，控制端连接在一起，低电平有效低电平有效可以双向导通可以双向导通输出与输入同相输出与输入同相OE*0，导通，导通 T1 AB T0 ABOE*1，不导通，不导通每一位都是一个双向三态门，每一位都是一个双向三态门，8位具有共同的控制端位具有共同的控制端74LS2458位双向缓冲器位双向缓冲器控制端连接在一起，控制端连接在一起，低电平有效低电平有效可以双向导通可以双向导通输出与输入

22、同相输出与输入同相E*0，导通，导通 DIR1 AB DIR0 ABE*1，不导通，不导通74LS245与与Intel 8286功能一样功能一样D触发器D QC Q电平锁存电平锁存D QC Q上升沿锁存上升沿锁存电平锁存：电平锁存：高电平通过，低电平锁存高电平通过，低电平锁存上升沿锁存：上升沿锁存：通常用负脉冲触发锁存通常用负脉冲触发锁存负脉冲的上升沿负脉冲的上升沿D QC QSR带有异步置位清零的带有异步置位清零的电平控制的锁存器电平控制的锁存器74LS273具有异步清零的具有异步清零的TTL上升沿锁存器上升沿锁存器每一位都是一个每一位都是一个D触发器，触发器，8个个D触发器的控制端连接在一

23、起触发器的控制端连接在一起三态缓冲锁存器（三态锁存器）三态缓冲锁存器（三态锁存器）TA D Q CB锁存环节锁存环节缓冲环节缓冲环节Intel 8282具有三态输出的具有三态输出的TTL电平锁存器电平锁存器STB 电平锁存引脚电平锁存引脚OE*输出允许引脚输出允许引脚每一位都是一个三态锁存器，每一位都是一个三态锁存器，8个三态锁存器的控制端连在一起个三态锁存器的控制端连在一起74LS373具有三态输出的具有三态输出的TTL电平锁存器电平锁存器LE 电平锁存引脚电平锁存引脚OE*输出允许引脚输出允许引脚74LS373与与Intel 8282功能一样功能一样4.1.3 最小组态的总线形成AD7AD

24、0A15A8A19/S6A16/S3+5V8088ALE8282STB系统总线信号系统总线信号A19A16A15A8A7A0D7D0IO/M*RD*WR*8282STB8282STB8286TOE*MN/MX*IO/M*RD*WR*DT/R*DEN*OE*OE*OE*最小组态总线形成RESET TEST HOLD HLDA NMI INTR INTA M/IO WR RDREADY CLK READYMN/MX+5V控制总线控制总线地址总线地址总线A19 A0数据总线数据总线D7D0 ALE A19A8 AD7AD 0 DT/R DEN8088CPUSTB 8282OETOE82868284A

25、系统总线系统总线（1）20位地址总线形成锁存器n采用采用3个个8282进行锁存和驱动进行锁存和驱动nIntel 8282是是三三态态透透明明锁锁存存器器，类类似似有有Intel 8283和通用数字集成电路芯片和通用数字集成电路芯片373n三态输出：三态输出：n输出控制信号有效时，允许数据输出；输出控制信号有效时，允许数据输出；n无效时，不允许数据输出，输出呈高阻状态无效时，不允许数据输出，输出呈高阻状态n透透明明：锁锁存存器器的的输输出出能能够够跟跟随随输输入入端端的的变变化而变化化而变化 有问题！有问题！三态三态锁存锁存（2）8位数据总线的形成n采用数据收发器采用数据收发器8286进行双向驱

26、动进行双向驱动 nIntel 8286是是8位位三三态态双双向向缓缓冲冲器器，类类似似功功能能的的器器件件还还有有Intel 8287、通通用用数数字字集集成成电电路路245等等n另另外外，接接口口电电路路中中也也经经常常使使用用三三态态单单向向缓缓冲冲器器，例例如如通通用用数数字字集集成成电电路路244就就是是一一个个常常用的双用的双4位三态单向缓冲器位三态单向缓冲器（3）系统控制信号的形成n由由8088引脚直接提供引脚直接提供n因为基本的控制信号因为基本的控制信号8088引脚中都含有引脚中都含有n例如：例如：IO/M*、WR*、RD*等等n其它信号的情况看详图其它信号的情况看详图4.1.4

27、 最大组态的引脚定义n8088的的数数据据/地地址址等等引引脚脚在在最最大大组组态态与与最最小小组组态态时相同时相同n有有些些控控制制信信号号不不相相同同，主主要要是是用用于于输输出出操操作作编编码码信信号号，由由总总线线控控制制器器8288译译码码产产生生系系统统控控制制信信号：号：nS2*、S1*、S0*3个状态信号个状态信号nLOCK*总线封锁信号总线封锁信号nQS1、QS0指令队列状态信号指令队列状态信号nRQ*/GT0*、RQ*/GT1*2个总线请求个总线请求/同意信号同意信号4.1.5 最大组态的总线形成系统总线信号系统总线信号MEMR*MEMW*IOR*IOW*INTA*DMA应

28、答电路AENBRDAEN*AEN*CENA19A12A11A8A7A0D7D0AD7AD0A11A8A19/S6A16/S3A15A1274LS24574LS37374LS373GGG*DIR74LS2448088OE*8288DT/R*DENALES2*-S0*S2*S0*MN/MX*OE*E*MRDC*AMTW*IORC*AIOWC*INTA*最大组态下的总线形成 系系统统地地址址总总线线采采用用三三态态透透明明锁锁存存器器74LS373和和三态单向缓冲器三态单向缓冲器74LS244 系系统统数数据据总总线线通通过过三三态态双双向向缓缓冲冲器器74LS245形形成和驱动成和驱动 系统控制总

29、线系统控制总线主要由总线控制器主要由总线控制器8288形成形成nMEMR*nMEMW*nIOR*nIOW*nINTA*4.2 8088的总线时序n时时序序（Timing）描描述述各各信信号号随随时时间间的的变化及相互间的因果关系。变化及相互间的因果关系。n总总线线时时序序描描述述总总线线操操作作中中相相关关信信号号的的时时序序nCPU时时序序决决定定系系统统各各部部件件间间的的同同步步和和定定时时什么是什么是总线操作总线操作？4.2 8088的总线时序（续1）n总总线线操操作作是是指指CPU通通过过总总线线对对外外进进行行的的各种操作各种操作n8088的总线操作主要有：的总线操作主要有：n存储

30、器及存储器及I/O的的读操作读操作n存储器及存储器及I/O的的写操作写操作n中断响应操作中断响应操作n总线请求及响应操作总线请求及响应操作n总总线线空空闲闲指指CPU正正进进行行内内部部操操作作、不不进行对外操作的进行对外操作的总线总线空闲状态空闲状态Ti什么是什么是总线周期总线周期？4.2 8088的总线时序（续2）n总总线线周周期期是是指指CPU通通过过总总线线与与外外部部（存存储储器器或或I/O端口）进行一次数据交换的过程端口）进行一次数据交换的过程n指指令令周周期期是是指指一一条条指指令令经经取取指指、译译码码、操操作作数读写直到指令完成所需要的时间数读写直到指令完成所需要的时间n80

31、88的基本总线周期为的基本总线周期为 4 个时钟周期个时钟周期n4个时钟周期编号为个时钟周期编号为T1、T2、T3和和T4n总线周期中的时钟周期也被称作总线周期中的时钟周期也被称作“T状态状态”n时钟周期的时间长度就是时钟频率的倒数时钟周期的时间长度就是时钟频率的倒数n需要延长总线周期时可插入等待状态需要延长总线周期时可插入等待状态Tw何时产生何种何时产生何种总线周期总线周期？演示演示4.2 8088的总线时序（续3）n任任何何指指令令的的取取指指都都会会产产生生存存储储器器读读总总线线周周期期，读读取取的的内容是指令代码内容是指令代码n任任何何一一条条以以存存储储单单元元为为源源操操作作数数

32、的的指指令令都都将将引引起起存存储储器器读读总总线线周周期期，任任何何一一条条以以存存储储单单元元为为目目的的操操作作数数的的指令都将引起指令都将引起存储器写总线周期存储器写总线周期n执执行行IN指指令令产产生生I/O读读总总线线周周期期，执执行行OUT指指令令产产生生I/O写总线周期写总线周期nCPU响应可屏蔽中断响应可屏蔽中断时产生时产生中断响应总线周期中断响应总线周期指令指令 add bx,ax 将产生那些总线周期？将产生那些总线周期？4.2 8088的总线时序（续4）n总线操作中的时序同步总线操作中的时序同步nCPU总线周期采用总线周期采用同步时序同步时序：n各部件都以系统时钟信号为基

33、准各部件都以系统时钟信号为基准n当当相相互互不不能能配配合合时时，快快速速部部件件（CPU）插插入入等等待待状状态等待慢速部件（态等待慢速部件（I/O和存储器）和存储器）nCPU与与外外设设接接口口常常采采用用异异步步时时序序，它它们们通通过过应应答联络信号实现同步操作答联络信号实现同步操作4.2.1 最小组态的总线时序本节展开微处理器最基本的本节展开微处理器最基本的 4 种总种总线周期线周期存储器读存储器读总线周期总线周期存储器写存储器写总线周期总线周期I/O读读总线周期总线周期I/O写写总线周期总线周期存储器写总线周期T1状态状态输出输出20位存储器地址位存储器地址A19 A0，IO/-M

34、输出低电平，表示存储器操作；输出低电平，表示存储器操作；ALE输出正脉冲，输出正脉冲，表示复用总线输出地址表示复用总线输出地址T2状态状态输出控制信号输出控制信号WR*和数据和数据D7D0T3和和Tw状态状态检测数据传送是否能够完成检测数据传送是否能够完成T4状态状态完成数据传送完成数据传送存储器写总线周期T4T3T2T1ALECLKA19/S6A16/S3A15A8AD7AD0A15A8A7A0输出数据输出数据A19A16S6S3IO/M*WR*DEN*DT/R*I/O写总线周期T1状态状态输出输出16位位I/O地址地址A15A0，IO/-M输输出高电平，表示出高电平，表示I/O操作；操作；

35、ALE输出正脉冲，表示输出正脉冲，表示复用总线输出地址复用总线输出地址T2状态状态输出控制信号输出控制信号WR*和数据和数据D7D0T3和和Tw状态状态检测数据传送是否能够完成检测数据传送是否能够完成T4状态状态完成数据传送完成数据传送I/O写总线周期T4T3T2T1ALECLKA19/S6A16/S3A15A8AD7AD0A15A8A7A0输出数据输出数据0000S6S3IO/M*WR*DEN*DT/R*存储器读总线周期T1状态状态输出输出20位存储器地址位存储器地址A19A0，IO/M*输出低电平，表示存储器操作；输出低电平，表示存储器操作；ALE输出正脉冲，表示复用总线输出地址输出正脉冲

36、，表示复用总线输出地址T2状态状态输出控制信号输出控制信号-RDT3和和Tw状态状态检测数据传送是否能够完成检测数据传送是否能够完成T4状态状态前沿读取数据，完成数据传送前沿读取数据，完成数据传送存储器读总线周期T4T3T2T1ALECLKA19/S6A16/S3A15A8AD7AD0A15A8A7A0输入数据输入数据A19A16S6S3IO/M*RD*演示演示DEN*DT/R*I/O读总线周期T1状态状态输出输出16位位I/O地址地址A15A0，IO/-M输出高电平，表示输出高电平，表示I/O操作；操作；ALE输出正脉冲，输出正脉冲，表示复用总线输出地址表示复用总线输出地址T2状态状态输出控

37、制信号输出控制信号RD*T3和和Tw状态状态检测数据传送是否能够完成检测数据传送是否能够完成T4状态状态前沿读取数据，完成数据传送前沿读取数据，完成数据传送I/O读总线周期T4T3T2T1ALECLKA19/S6A16/S3A15A8AD7AD0A15A8A7A0输入数据输入数据S6S3IO/M*RD*0000DEN*DT/R*插入等待状态Twn同同步步时时序序通通过过插插入入等等待待状状态态，来来使使速速度度差差别别较大的两个部件保持同步较大的两个部件保持同步n在在读写总线周期中，判断是否插入读写总线周期中，判断是否插入Tw1.在在 T3 的前沿检测的前沿检测READY引脚是否有效引脚是否有

38、效2.如如果果READY无无效效，在在 T3 和和 T4 之之 间间插插入入一一个个等等效效于于 T3 的的 Tw，并并在在 Tw 前前沿沿继继续续检检测测READY引脚是否有效引脚是否有效3.如如果果READY有有效效，执执行行完完该该 T3 状状态态，进进入入 T4状态状态演示演示4.2.2 最大组态下的写总线时序111110T4T3T2T1A15A8A19A16S6S3由由8288产生产生ALES2*S0*CLKA19/S6A16/S3A15A8DEN写命令写命令AD7AD0A7A0输出数据输出数据DT/R*AMWTC*MWTC*4.2.2 最大组态下的读总线时序111101A15A8A

39、19A16S6S3ALES2*S0*CLKA19/S6A16/S3A15A8DEN由由8288产生产生输入数据输入数据A7A0AD7AD0T4T3T2T1DT/R*MRDC*4.3 8086微处理器n与与8088不同点：不同点：n8086是是16位微处理器，位微处理器，16位的地址位的地址/数据复用总线数据复用总线n8088指令队列长指令队列长4字节，字节，8086对应对应6字节字节n8088访问对象信号访问对象信号IO/M*，8086对应对应M/IO*n8088模式引脚模式引脚SS0*/HIGH，8086对应对应BHE*/S7n8088数据总线数据总线8位，位，8086数据总线数据总线16位

40、，访问效率高。位，访问效率高。4.4 80286 微处理器n特点：特点：n24根地址线，根地址线，16M存储空间，存储空间，64K I/O空间空间n地址总线和数据总线分离，总线操作流水作业地址总线和数据总线分离，总线操作流水作业n时钟达到时钟达到8MHz，总线周期由，总线周期由Ts和和Tc构成构成n有有实实地地址址方方式式（与与8086兼兼容容），保保护护虚虚地地址址方方式（式（24根地址线全部有效）根地址线全部有效）第第4 4章章习题n4.1 4.2 4.4 4.8 4.11 4.12 4.13 4.15 习题解答n4.1 20根，A0-A19，1M，A0-A15，64K，A0-A9，200

41、h-3FFh。习题解答n4.2总线操作：是指CPU通过总线对外进行的各种操作总线周期：是指CPU通过总线与外部（存储器或I/O端口）进行一次数据交换的过程。4个，4.77MHz，210ns，200ns 习题解答n4.8AD7AD0地址地址/数据时分复用引脚数据时分复用引脚A15A8中间中间8位地址引脚位地址引脚A19/S6A16/S3地址地址/状态分时复用引脚状态分时复用引脚ALE地址锁存允许地址锁存允许IO/M*I/O或存储器访问或存储器访问WR*写控制写控制RD*读控制读控制CLK时钟输入时钟输入存储器写总线周期T4T3T2T1ALECLKA19/S6A16/S3A15A8AD7AD0A1

42、5A8A7A0输出数据输出数据A19A16S6S3IO/M*WR*DEN*DT/R*习题解答n4.11 总线周期总线周期IO/M*WR*RD*存储器读存储器读低低高高低低存储器写存储器写低低低低高高I/O读读高高高高低低I/O写写高高低低高高I/O*RD*I/O*WR*存储器读存储器读I/O写写WR*RD*习题解答n4.13P107:8088数据总线为8位，每次总线周期只能进行8位数据（即一个字节）读写。“mov 2000h,al”指令的代码是3个字节，所以进行指令读取（即取指）需要3个读取存储器的总线周期。这是指读取指令阶段，接着处理器执行该指令。该指令的功能是将AL寄存器内容传送到主存偏移地址2000h位置，就是进行存储器写操作。因为只有一个字节数 据，所 以 执 行 它 只 需 1个“存 储 器 写”总 线 周 期。“add 2000h,ax”，因为是3个字节代码，所以8088需要3个存储器读总线周期进行指令读取。执行该指令，首先从主存2000h单元读取一个16位字，故需要2个存储器读总线周期；然后读取的数据与AX内容相加，结果还要写回这个位置，这又需要2个存储器写总线周期。