【教学课件】第四章组合逻辑电路.ppt

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1、第四章第四章第四章第四章 组合逻辑电路组合逻辑电路组合逻辑电路组合逻辑电路1 数字电路按功能可分为组合逻辑电路和时序逻辑电路。组合电路的输出仅与该时刻的输入信号有关，与该时刻以前的状态无关。其方框图如下页所示：4 组合逻辑电路组合逻辑电路组合电路有两类问题：组合电路有两类问题：1.给定电路，分析其功能。给定电路，分析其功能。2.根据要求，设计电路。根据要求，设计电路。4.44.4 组合电路的竞争与冒险组合电路的竞争与冒险4.34.3 中规模集成组合电路中规模集成组合电路4.24.2 组合逻辑电路的设计组合逻辑电路的设计4.14.1 组合逻辑电路的分析组合逻辑电路的分析4 组合逻辑电路组合逻辑电

2、路4.3.1 4.3.1 全加器全加器 编码器与译码器编码器与译码器 数据选择器数据选择器 竞争现象竞争现象4.4.4 4.4.4 冒险现象的消除冒险现象的消除4.4.3 4.4.3 冒险现象的判断别冒险现象的判断别4.4.2 4.4.2 冒险现象冒险现象 其分析过程如下4步：1 由给定逻辑电路，写出输出函数的表达式 4.1 组合电路的分析组合电路的分析2 2 列出真值表列出真值表3 3 由真值表概括其功能由真值表概括其功能 4 4 对原电路进行改进设计，寻找出最佳方案（这一对原电路进行改进设计，寻找出最佳方案（这一步不一定都要进行）。步不一定都要进行）。例例1 1 已知逻辑电路如图所示分析其

3、功能已知逻辑电路如图所示分析其功能 解:例例1 1 已知逻辑电路如图所示分析其功能已知逻辑电路如图所示分析其功能1 1 1 1.写出方程写出方程写出方程写出方程 2 2 2 2.列真值表列真值表列真值表列真值表3 3 3 3.功能描述功能描述功能描述功能描述4 4 4 4.检验电路设计检验电路设计检验电路设计检验电路设计1 1.写出方程写出方程写出方程写出方程 2.2.真值表真值表真值表真值表A B CF0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 111100001 解解解解:例例1 1 已知逻辑电路如图所示分析其功能已知逻辑电路如图所示分析其功能3.3.3.

4、3.功能描述功能描述功能描述功能描述由真值表由真值表可以看出可以看出该电路为该电路为三变量多三变量多数表决器数表决器 4.4.4.4.检验电路设计检验电路设计检验电路设计检验电路设计用卡诺图化简与原电路用卡诺图化简与原电路一致，故无改进必要。一致，故无改进必要。解:例例3 3 分析下图所示电路的逻辑功能分析下图所示电路的逻辑功能写出方程写出方程写出方程写出方程列出真值表列出真值表列出真值表列出真值表例例3 3 分析下图所示电路的逻辑功能分析下图所示电路的逻辑功能A B CF2F10 0 0000 0 1010 1 0010 1 1101 0 0011 0 1101 1 0101 1 111真值

5、表真值表真值表真值表 功能描述功能描述功能描述功能描述 如分别看如分别看F F1 1 和和 F F2 2：F F1 1为奇为奇检测电路，即输入检测电路，即输入A B CA B C为为奇数个奇数个“1 1”，输出为，输出为1 1。F F2 2为三变量多数表决器。为三变量多数表决器。但是应将视为一个整体考但是应将视为一个整体考虑，此电路为一位二进制虑，此电路为一位二进制全加器。所谓全加器就是全加器。所谓全加器就是考虑低位进位的加法。考虑低位进位的加法。功能描述功能描述功能描述功能描述A A为被加数为被加数 B B为加数为加数 C C为低位的进位为低位的进位 F F1 1为和数为和数 F F2 2为

6、向高位进位为向高位进位4.2 组合逻辑电路设计组合逻辑电路设计1 1 将文字描述的逻将文字描述的逻辑命题变换为真值辑命题变换为真值表，这是最重要的表，这是最重要的一步。一步。3 3 根据所化简的函数根据所化简的函数画出逻辑图画出逻辑图2 2 根据所选择的门根据所选择的门电路进行化简电路进行化简 其步骤如下3步：例例1 1 设计三变量表决器，其中设计三变量表决器，其中A A为否为否决权决权 解:第1步：文字描述转换为真值表 设：设：A A、B B、C C 表示参加表决表示参加表决的三变量，的三变量，F F 为表决结果。我为表决结果。我们定义们定义A A、B B、C C 为为“1”“1”表示表示赞

7、成；赞成；“0”“0”表示反对。表示反对。F=1F=1表示通过，表示通过，F=0 F=0 表示否决。其表示否决。其真值表为左图所示真值表为左图所示A B CF0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 100001110 解:第2步：选择电路，化简门电路 A B CF0 0 000 0 100 1 000 1 101 0 001 0 111 1 011 1 11例例1 1 设计三变量表决器，其中设计三变量表决器，其中A A为否决权为否决权选与非门实现选与非门实现其化简过程：其化简过程：选与或非门实现其化简过程选与或非门实现其化简过程：解:第1步：列出真值表 B

8、2 B1 B0G2 G1 G00 0 00 0 1 0 1 0 0 1 1 1 0 01 0 11 1 01 1 1例例2 设计：将输入三位二进制转换为三位格雷码设计：将输入三位二进制转换为三位格雷码00001 1 01 1 11 0 11 0 00 00 11 11 0第第第第2 2步步步步：函数化简函数化简 G G2 2=B=B2 2第第第第3 3步步步步：画出逻辑图画出逻辑图 解:上述关系可推广至n位二进制转换为n位格雷码例例例例2 2 设计：将输入三位二进制转换为三位格雷码设计：将输入三位二进制转换为三位格雷码1 1 0 11 0 1 1二进制二进制雷格码雷格码1 1 0 11 0 1

9、 11 1 0 10 0 1 14.3 常用中规模集成组合逻辑部件的原理和应用常用中规模集成组合逻辑部件的原理和应用 常用组合逻辑部件品种较多，主要有全加器、译码器、多路选择器、多路分配器、数据比较器和奇偶检验电路等。随着集成技术的发展，在一个基片上集成的电子元件数目愈来愈多。根据每个基片上包含电子元器件数目的不同，集成电路分为小规模集成电路（SSI，Small Scale Integration)、中规模集成电路（MSI，Medium Scale Inegration）、大规模集成电路（LSI，Large Scale Integration）及超大规模集成电路 （VLSI，Very Larg

10、e Scale Itergration；SLSI，Super Large Scale Inetgration）。目前分大、中、小规模的标准，大致如下表所示：集集 成成 电电 路路 划划 分分 表表 规模种类SSIMSILSIVLSISLSI双 极 性数字电路10门门/片以下片以下10100个个门门/片片1001000个门个门/片片100010 000个个门门/片片10 000个个门门/片以上片以上MOS-FET100元元件件/片下片下1001000个元个元件件/片片100010 000元件元件/片片10 000100 000元件元件/片片100 000元元件件/片以上片以上模拟电路50元件元件

11、/片以下片以下50100元元件件/片片存储器256位位/片片以下以下 由于MSI、LSI 电路的出现,使单个芯片的功能大大提高。一般地说，在SSI中仅仅是器件的集成；在MSI中则是逻辑部件的集成，这类器件能完成一定的逻辑功能；而LSI和VLSI、SLSI则是数字子系统的集成。4.3 常用中规模集成组合逻辑部件的原理和应用常用中规模集成组合逻辑部件的原理和应用 MSI、LSI与与SSI相比，具有如下优点：相比，具有如下优点：1 体积缩小。如在通信、测量、控制等设备中用体积缩小。如在通信、测量、控制等设备中用MSI、LSI代替代替SSI，可使整机体积大大缩小。可使整机体积大大缩小。2 功耗低，速度

12、提高。由于元器件连线缩短，连线引起的分布电容功耗低，速度提高。由于元器件连线缩短，连线引起的分布电容及电感的影响减小，因而使整个系统的工作速度提高了。及电感的影响减小，因而使整个系统的工作速度提高了。3 提高了可靠性。由于系统的焊接点数，接插件及连线数大为减少，提高了可靠性。由于系统的焊接点数，接插件及连线数大为减少，因此系统有较高的可靠性。因此系统有较高的可靠性。4 抗干扰能力提高。由于全部电路都封装在一个壳内外界干扰相对抗干扰能力提高。由于全部电路都封装在一个壳内外界干扰相对而言也就不严重了。而言也就不严重了。4.3 常用中规模集成组合逻辑常用中规模集成组合逻辑 部件的原理和应用部件的原理

13、和应用 MSI和LSI的应用,使数字设备的设计过程大为简化,改变了用SSI进行设计的传统方法。在有了系统框图及逻辑功能描述后,合理地选择模块（即选择适当的MSI和LSI）,再用传统的方法设计其它辅助连接电路。可以对多种方案进行比较，最后以使用集成电路块的总数最少作为技术、经济的最佳指标。运用MSI和LSI来设计数字系统，还没有一种简单的可适用于任何情况的统一规范可循，故设计的方法可以是多种多样的。设计的好坏关键在于对MSI和LSI功能的了解程度。不再单纯地用SSI电路来组成复杂的数字系统。更多地考虑使用MSI和LSI组成相应的数字系统。这一节主要介绍常用的组合逻辑部件，它们目前均有MSI产品。

14、通过本节的学习，应当对这一类器件性质有所了解，并会正确应用它们进行数字电路的设计。6 充分利用封装的引线可增强电路功能及通用性。5 向输入信号索取电流要小为此，MSI常常采用输入缓冲级；4 封装电路功耗小便于提高集成度和电路的可靠性；3 具有兼容性便于不同品种、功能电路混合使用；2 能自扩展将多个功能部件适当连接后，可扩展成位数更多的复杂部件；1 具有通用性一个功能部件块可实现多种功能；设计MSI时应考虑如下问题4.3 常用中规模集成组合逻辑部件的原理和应用常用中规模集成组合逻辑部件的原理和应用重重点点4.3.1 全加器全加器不考虑低位进位的加法。A被加数，B加数，S和数C向高位的进位，方框图

15、如图（a）所示：半加器1A BC S0 00 00 10 11 00 11 11 04.3.1 全加器全加器考虑低位进位的加法。考虑低位进位的加法。A A被加数，被加数，B B加数，加数，C Ci-1i-1低位进位，低位进位，S S和数和数C Ci i向高位进位，方框图如图（向高位进位，方框图如图（a a）所示：所示：2 全加器 A B C i-1Ci S 0 0 00 0 0 0 10 1 0 1 00 1 0 1 11 0 1 0 00 1 1 0 11 0 1 1 01 0 1 1 11 1全加器电路如图全加器电路如图(b)b)所示所示,或用与或非门实或用与或非门实现（请参阅教材现（请参

16、阅教材P77P77页图页图4-144-14）3 全加器应用举例 多位二进制加法多位二进制加法A3A2A1A0B3B2B1B0+c1S0c2S1S2c3c4S3用四个一位用四个一位二进制组成二进制组成其电路如右其电路如右图所示：图所示：CO CIA1B1S1C2CO CIA0B0S0C1C0(C)3 全加器应用举例全加器应用举例 多位二进制加法多位二进制加法实际将上述全加电路集成为实际将上述全加电路集成为7474LS583LS583四位串行进位加法器如四位串行进位加法器如图（图（d d）所示：所示：C0低位进位，有时用低位进位，有时用CI 表示进位输入。表示进位输入。C4向高位进位，有向高位进位

17、，有时用时用CO 表示进位输出。表示进位输出。设置它们的目的便于功能扩展，如四位全加器扩展为八位全加器如图（设置它们的目的便于功能扩展，如四位全加器扩展为八位全加器如图（e e）所示：所示：这种加法进位这种加法进位位是串行进位，位是串行进位，只有低位的进只有低位的进位产生后，高位产生后，高位才能产生正位才能产生正确的结果。故确的结果。故运行速度慢。运行速度慢。完成 BCD 的加法 例：用四位全加器完成一位例：用四位全加器完成一位84218421BCDBCD码的加法。首先观查下列码的加法。首先观查下列数字的加法：数字的加法：0 1 0 08421BCD+0 0 1 18421BCD0 1 1 1

18、8421BCD结果正确结果正确1 0 0 08421BCD+0 1 1 08421BCD1 1 1 0非法码非法码结果错误结果错误10 0 08421BCD+1 0 0 18421BCD1 0 00 1 非法码非法码错误错误由上可看出当和数由上可看出当和数S9S9，结果正确；当，结果正确；当S S9 9时时结果错误，产生错误结果错误，产生错误的原因是进位制不同。的原因是进位制不同。84218421BCDBCD的加法是逢十的加法是逢十进一；而四位二进制进一；而四位二进制是逢十六进一。当和是逢十六进一。当和数数99，二者均不产生二者均不产生进位，结果正确；而进位，结果正确；而S S9 9时，十进制

19、将产生时，十进制将产生进位，而四位二进制进位，而四位二进制只有在只有在1515时才产生进时才产生进位。位。完成 BCD 的加法为此在S9时加上0110进行修正即可。如：故8421BCD的加法应有如下部分：A：求和电路 B：判 9电路 C：修正电路 S9 不修正 即加 0000 S9 修正 即加 01101 1 1 0+0 1 1 01,0 1 0 0 8421BCD码码141 0 0 0 1 0 1 1 01,0 1 1 1 8421BCD码码17 完成 BCD 的加法在S9时，其 m10,m11,m12,m13,m14,m15中任一个为“1”，或者进位C4=1。即：具体电路如图（具体电路如图

20、（g）所示：所示：A3A2A1A0A2A1A04C0S3S2S1S0C4A3求和电路求和电路图（图（g)g)实现二进制减法实现二进制减法用加法代替减法。在日常生活中的例子是时钟的调整。本应该用加法代替减法。在日常生活中的例子是时钟的调整。本应该是是3 3点，走快了已到点，走快了已到6 6点，如何从点，如何从6 6点调到点调到3 3点？点？可用二种方法。可用二种方法。减法：减法：6-36-3：指针倒拨：指针倒拨：6 63 312129 9加法：加法：6+9=15=12+36+9=15=12+3，1212进位不计，指针顺拨。这种加法称为加进位不计，指针顺拨。这种加法称为加补。补。9 9是是3 3的

21、补码，用的补码，用-3*3*表示，补码表示，补码=进位位进位位-数的绝对值，数的绝对值，3*=12-3=93*=12-3=9即即6-3=6+6-3=6+（-3*-3*）=6+9=3=6+9=3 进位位自然丢失。进位位自然丢失。12129 93 36 6 实现二进制减法实现二进制减法二进制的减法也可用加补来完成。首先介绍二进制数的几个概念。第二进制的减法也可用加补来完成。首先介绍二进制数的几个概念。第1 1章所讲到的数没提及符号的问题，故是一种无符号数，而实际中数章所讲到的数没提及符号的问题，故是一种无符号数，而实际中数是有正数、负数之分，那应在数字设备中如何表示是有正数、负数之分，那应在数字设

22、备中如何表示“+”“-”“+”“-”呢？按呢？按习惯正习惯正5 5用用+5+5表示，二进制数是表示，二进制数是+101+101，负负5 5用用-5-5和和-101101表示。表示。在数字设备在数字设备+、-号也要数值化，一般在数的前面增加一位为符号位，号也要数值化，一般在数的前面增加一位为符号位，“+”用用“0”表示，表示，“-”用用“1”表示，即：表示，即：+101 0101 -101 1101将将+101，-101称为真值，带符号位的数称为称为真值，带符号位的数称为机器数。二进制的补码如何求出，其定义是：机器数。二进制的补码如何求出，其定义是：实现二进制减法实现二进制减法将将+101+10

23、1，-101-101称为真值，称为真值，带符号位的数称为机器数。带符号位的数称为机器数。二进制的补码如何求出，二进制的补码如何求出，其定义是：其定义是：即当一个数是正数时，其补码等于原码即即当一个数是正数时，其补码等于原码即A*=AA*=A，当一个数是负数时，当一个数是负数时，其补码等于进位制数（其补码等于进位制数（2 2n n）减去减去A A，即即A*=2A*=2n n-A A如求如求+6+6和和-6-6的补码（以四位表示）的补码（以四位表示）+6 +110 0110 +6 +110 0110 补码补码 0110 0110-6 -110 1110 -6 -110 1110 补码补码 1000

24、-110=1010 1000-110=1010求补码是符号位不变，其真正的数是三位，三位二进制数其进位制是求补码是符号位不变，其真正的数是三位，三位二进制数其进位制是23=8=100023=8=1000，故补码为，故补码为1000-110=0101000-110=010，然后加符号位为，然后加符号位为10101010。这样求补码。这样求补码也要用减法，加补就失去了意义。通过总结求补码可以这样完成：原码取也要用减法，加补就失去了意义。通过总结求补码可以这样完成：原码取反加反加1 1，即：，即：实现二进制减法实现二进制减法 -110 001 +1 010-1110 0001 +1 0010-011

25、0 1001 +1 1010原码变补码时符号位不变，所以通过逻辑运算（取反）和加法就可求出补码原码变补码时符号位不变，所以通过逻辑运算（取反）和加法就可求出补码此处需说明的是补码运算结果仍是补码，要读出真值应再求补一次变成原码，此处需说明的是补码运算结果仍是补码，要读出真值应再求补一次变成原码，才能得到正确的真值。才能得到正确的真值。例如：例如：01010101此数是正数，正数的补码等于原码数真值为此数是正数，正数的补码等于原码数真值为+5 5；10101010是负数的补是负数的补码，如果直接读，则为码，如果直接读，则为-2 2，其结果显然是错误的，应将其，其结果显然是错误的，应将其10101

26、010再变补一次，再变补一次，逐位取反（符号不变）逐位取反（符号不变）1101 1101 原码为原码为11101110，其真值为，其真值为-6 6。又如：又如：2 2 5=-35=-3 2 0010 00102 0010 0010（补码（补码=原码）原码）-5 1101-5 1101 取反取反 1010 1010 +1 10111 1011（原码取反（原码取反+1+1=补码）补码）实现二进制减法实现二进制减法 0010 +1011 1101 如直接读出数为如直接读出数为-5-5，显然不对，因为结果为补码，显然不对，因为结果为补码，应再求补一次，才能得正确的真值即应再求补一次，才能得正确的真值即

27、 11011101 取反取反 10101010 +1 1 1011 1011 结果为结果为-3-3 两个正数相加得负数，结果显然是错误的，其原因两个正数相加得负数，结果显然是错误的，其原因是三位数最大可表示为是三位数最大可表示为7 7，而而1414已超过表示的范围。已超过表示的范围。如何判断是正常进位，还是溢出，通常是通过最高位如何判断是正常进位，还是溢出，通常是通过最高位和次高位的进位位表示。如二个均有进位或均无进位，和次高位的进位位表示。如二个均有进位或均无进位，结果正确；如只有一个进位则是溢出。通过下例几个结果正确；如只有一个进位则是溢出。通过下例几个算式说明：算式说明：0111 +01

28、11 1110 实现二进制减法实现二进制减法（a a）两者均无进两者均无进位，结果正确；位，结果正确；8+7=15 （a）01000 01111 00111 8+9=17 （b）01000 10001 01001（b b）符号位无进位，符号位无进位，数的最高位产生进位，数的最高位产生进位，只有一个有进位只有一个有进位溢出溢出9-7=2（c）01001 00010 11001（c c）两者均产生两者均产生进位正确。所以进位正确。所以实际中用异或电实际中用异或电路判断溢出路判断溢出,即即CnjC(n-1)j 等于0正确 等于1溢出 实现二进制减法实现二进制减法当完成当完成A+B符号位为符号位为00

29、 B=B当完成当完成A-B符号位为符号位为1，对对(-B)取补，取补，逐位取反。逐位取反。1 B=B再加再加1完成了完成了二进制减法二进制减法。用二进制代码表示具有某种特定含义信号的过程用二进制代码表示具有某种特定含义信号的过程-编码；而把一组二进制代码的特定含义译出的过程编码；而把一组二进制代码的特定含义译出的过程-译码。译码。1.编码编码2.一位二进制可表示一位二进制可表示“0”和和“1”两种状态两种状态,n位二进制位二进制数有数有2n种状态，种状态，2n种状态能表示种状态能表示2n个数据信息。三位二个数据信息。三位二进制有八种状态，进制有八种状态，可对可对07八个数进行编码。八个数进行编

30、码。进行编码设计时进行编码设计时,首先要人为指定数首先要人为指定数(或者信息或者信息)与代码与代码的对应关系的对应关系,一般用编码表或编码矩阵。一般用编码表或编码矩阵。编码器与译码器编码器与译码器例例.设计一个三位二进制编码器设计一个三位二进制编码器例例.设计一个三位二进制编码器设计一个三位二进制编码器0 0 0 0 N A B C11 0 0 1 2 0 1 0 3 0 1 1 4 1 0 0 5 0 1 1 6 1 1 0 7 1 1 1 由编码表可得出由编码表可得出A=4+5+6+7B=2+3+6+7C=1+3+5+71 1234567图图(a)例例.设计一个三位二进制编码器设计一个三位

31、二进制编码器111ABC110011例例 设计一优先编码器，输入设计一优先编码器，输入ABC分别控制三部电话，优先级分别控制三部电话，优先级别依次为别依次为ABC。列出真值表列出真值表 写出表达式写出表达式 划出逻辑图划出逻辑图解：解：列出真值表列出真值表0 0 0 0 0 0 A B C F3 F2 F1 0 0 1 0 0 1 0 1 0 0 1 0 0 1 1 0 1 0 1 0 0 1 0 0 1 0 1 1 0 0 1 1 0 1 0 0 1 1 1 1 0 0 写出表达式写出表达式F3=AF2=ABF1=ABC 划出逻辑图划出逻辑图 1ABCF3F2F1184218421BCDBC

32、D码编器和优先编码器码编器和优先编码器 请参阅教材请参阅教材P84 87P84 87 译码器是多输出函数，以三变量译码器为例译码器是多输出函数，以三变量译码器为例(又称为又称为 3/8 3/8 译码器译码器)。集成三变量译码器常用。集成三变量译码器常用74LS138。2.2.译码器译码器 0 0 0 0 1 1 1 1 1 1 1A2A1A0 0 1 2 3 4 5 6 70=A2A1A0=m0 0 0 1 1 0 1 1 1 1 1 1 0 1 0 1 1 0 1 1 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 0 0 1 1 1 1 0 1 1 1 1 0 1 0 1 1

33、1 1 0 1 1 1 1 0 0 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 01=A2A1A0=m12=A2A1A0=m23=A2A1A0=m34=A2A1A0=m45=A2A1A0=m56=A2A1A0=m67=A2A1A0=m7其逻辑图如图所示其逻辑图如图所示1 11 11 11 11 11 1E1E2E3A0A1A2012345672.译码器译码器 (b)E1E2E3A0A1A201234567三三线线至至八八线线译译码码器器(c)c)集成译码器有如下几集成译码器有如下几个问题需要交待个问题需要交待 为了减轻输入信号为了减轻输入信号的负载，一般采的负载，一般采

34、用输入缓冲级。不管用输入缓冲级。不管集成电路内部电路如集成电路内部电路如何复杂，对信号而言，何复杂，对信号而言，只是一个门电路。以只是一个门电路。以 A0为例，如果信号能为例，如果信号能驱动八个门电路，也驱动八个门电路，也可驱动八个集成电路。可驱动八个集成电路。2.译码器译码器1 11 11 11 11 11 1E1E2E30123456 (b)A0A1A22.译码器译码器1 11 11 11 17E1E2E3A1A20123456 A0如果不用驱动电路，如果不用驱动电路，信号信号 A0 要驱动要驱动 5 个个门电路，门电路，增加了信增加了信号的负担，号的负担，一般信一般信号可带动八个门。号可

35、带动八个门。如如A0 要带动两个译要带动两个译码器则带不动。给码器则带不动。给使用者带来了极大使用者带来了极大的不便。的不便。1 1 为了降低功率消耗。为了降低功率消耗。译码器的输出常是反码输出，译码器的输出常是反码输出，即输出低电平有效。即输出低电平有效。2.译码器译码器01234567三三线线至至八八线线译译码码器器E1E2E3A A0 0A A1 1A A2 2 为便于功能扩展，增设了使能端为便于功能扩展，增设了使能端 E E1 1 E E2 2 E E3 3。当当 E E1 1E E2 2E E3 3=100=100时，该译码器选中工作，输出时，该译码器选中工作，输出随地址变量随地址变

36、量A A2 2A A1 1A A0 0的变化对应输出为的变化对应输出为“0”“0”，其，其余输出为余输出为“1”“1”。当。当E E1 1E E2 2E E3 3等于其它组合时，等于其它组合时，该译码器不工作，每个输出均为该译码器不工作，每个输出均为“1”“1”。01234567三三线线至至八八线线译译码码器器E1E2E3A A0 0A A1 1A A2 2译码器的每一个输出表示最译码器的每一个输出表示最小项的反函数小项的反函数m mi i。0=A2A1A0=m01=A2A1A0=m12=A2A1A0=m23=A2A1A0=m34=A2A1A0=m45=A2A1A0=m56=A2A1A0=m6

37、7=A2A1A0=m7 2.译码器译码器 输出最小项的下标是按输出最小项的下标是按A A2 2A A1 1A A0 0 的顺序。的顺序。译码器的应用基于译码器的应用基于，译码器，译码器应用很广泛主要是产生逻辑函数，应用很广泛主要是产生逻辑函数，和地址译码器作为其它集成电路的和地址译码器作为其它集成电路的片选信号。片选信号。由于译码器提供了最小项的反函数由于译码器提供了最小项的反函数m mi i，而逻辑函数可用最而逻辑函数可用最小项表示，所以，译码器可用来产生逻辑函数。小项表示，所以，译码器可用来产生逻辑函数。应用应用1 1 逻辑函数产生电路逻辑函数产生电路例例1 1 用译码其实现一位二进制的全

38、加器（可用少量的与非）。用译码其实现一位二进制的全加器（可用少量的与非）。A B C Ci S0 0 0 0 00 0 1 0 10 1 0 0 10 1 1 1 01 0 0 0 11 0 1 1 01 1 0 1 01 1 1 1 1其函数表达式为其函数表达式为S=m1+m2+m4+m7=m1m2m4m7Ci=m3+m5+m6+m7=m3m5m6m7其逻辑图如图（其逻辑图如图（d)d)所示所示ABCA2A1A00123451SCi6E1E2E377474LS138LS138图图 (d)d)应用应用1 逻辑函数产生电路逻辑函数产生电路G2=m4+m5+m6+m7=m4m5m6m7G1=m2+

39、m3+m4+m5=m2m3m4m5G0=m1+m2+m5+m6=m1m2m5m6其函数表达式为其函数表达式为0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1B2B1B0 G2G1G0 例例2 用一片三变量译码器用一片三变量译码器74LS138和与非门实现将三变量的和与非门实现将三变量的二进制变换为三变量的格雷码。二进制变换为三变量的格雷码。真值表：真值表：0 00 11 11 00000解解0 1 0 00 1 0 101 1 00 1 1 1例例2 用一片三变量译码器用一片三变量译码器74LS138和与非门实现将三变量的和与非门实现将三变量的二进制变换为三变量

40、的格雷码。二进制变换为三变量的格雷码。解解 逻辑图如图逻辑图如图(e)e)图图(e)e)A2A1A01234567E1E2E31B2B1B0G0G1G20例例3 用一片用一片74LS138和与门设计电路实现函数和与门设计电路实现函数 F(ABC)=（0、3、5、6、7）解：解：F(ABC)=m0+m3+m5+m6+m7=m1+m2+m4=m1m2m4,逻辑电路如图逻辑电路如图(f)f)所示所示ABCA2A1A001234567E1E2E31F图图(f)f)作为其它集成电路的片选信号，在计算机应用基础已知作为其它集成电路的片选信号，在计算机应用基础已知CPUCPU采用总线结构，其外部设备通过接采

41、用总线结构，其外部设备通过接 口电路与总线相连，而口电路与总线相连，而CPUCPU每一刻仅与一个外设交换信息，故每个接口电路均有片选端，每一刻仅与一个外设交换信息，故每个接口电路均有片选端，此时就需要译码器提供这些接口电路的片选信号，其电路如图此时就需要译码器提供这些接口电路的片选信号，其电路如图（g)g)所示。所示。译码器应用译码器应用2译译码码器器CPUCPUA1A00 1 2 3 ABDBCB图图 (g)g)信号分配器就是将单路输入信信号分配器就是将单路输入信号，分配至多路输出，其功能用号，分配至多路输出，其功能用图图(h)h)表示。表示。译码器应用译码器应用作为信号分配器作为信号分配器

42、D0D1D2D3I图图(h)h)A A1 1 A A0 0 0 0 D0=I0 1 D1=IA A1 1 A A0 0 0 0 D0=I1 0 D2=I0 1 D1=IA A1 1 A A0 0 0 0 D0=I1 1 D3=I1 0 D2=I0 1 D1=IA A1 1 A A0 0 0 0 D0=I 译码器作为分配器时，译码器作为分配器时，输入信号加至使能端，从输入信号加至使能端，从译码器输出端输出。译码器输出端输出。A2A1A01234571A2A1A006E1E2E3I 当当I=0I=0该译码器被选中工作，根据该译码器被选中工作，根据A A2 2A A1 1A A0 0将将I=0I=0

43、信号分配至相应端输出。信号分配至相应端输出。译码器应用译码器应用作为信号分配器作为信号分配器A2A1A01234571A2A1A006E1E2E3I 如如A A2 2 A A1 1 A A0 0=011 3=011 3端端=0=0即即I=0I=0分配分配至至3 3 端输出端输出 当当I=1I=1是该译码器被禁止，不工作。译码是该译码器被禁止，不工作。译码器输出均为器输出均为“1”“1”。此时可理解为。此时可理解为A A2 2A A1 1A A0 0变化时，将变化时，将 I=1 I=1 信号分配至相应端输出。信号分配至相应端输出。0010 译码器除变量译码外，还有一种广泛应用的是数码译码器除变量

44、译码外，还有一种广泛应用的是数码显示译码电路。任何一个数字设备希望相关信息显示出显示译码电路。任何一个数字设备希望相关信息显示出来，数码显示目前用的较多的是半导体发光二极管来，数码显示目前用的较多的是半导体发光二极管 (LED)LED)。当二极管导通时，当二极管导通时，二极管即发光，二极管即发光，其光的强度其光的强度与流过的电流有关与流过的电流有关。发光二极管导通时其管压降，一般。发光二极管导通时其管压降，一般在在1.51.53 3V V，达到可见度光的电流达到可见度光的电流需几毫安到十几毫安需几毫安到十几毫安以上。以上。ID4.3.2 编码器与译码器编码器与译码器 数码显示译码电路数码显示译

45、码电路 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15暗暗abcdef g 为显示数码常用发光二极管组成七段数码管。根据相为显示数码常用发光二极管组成七段数码管。根据相应段亮与灭显示相应的数字。其关系如下：应段亮与灭显示相应的数字。其关系如下：4.3.2 编码器与译码器编码器与译码器 数码显示译码电路数码显示译码电路 LEDLED数码管有两种结构，共阳极与共阴极管。如图数码管有两种结构，共阳极与共阴极管。如图(a)(b)a)(b)所示。所示。共阳极，对应段加低电平亮。共阳极，对应段加低电平亮。4.3.2 编码器与译码器编码器与译码器 数码显示译码电路数码显示译码电路

46、+5+5V Va b c d e f ga b c d e f ga b c d e f ga b c d e f g共阴极，对应段加高电平亮。共阴极，对应段加高电平亮。数码显示译码电路也分为：数码显示译码电路也分为：共阳极数码显示译码电路。共阳极数码显示译码电路。共阴极数码显示译码电路。共阴极数码显示译码电路。显示译码电路的设计思路及过程介绍，请参见教材显示译码电路的设计思路及过程介绍，请参见教材P92P92。灯测试信号灯测试信号 LTLT。BI=1 BI=1，LT=0 LT=0 时时,不管输入状态如何，各不管输入状态如何，各段均亮，它主要用于检测数码管的好坏。段均亮，它主要用于检测数码管的

47、好坏。熄灭端熄灭端BIBI。当当 BI=0 BI=0 时，不管其输入端状态如何，数码时，不管其输入端状态如何，数码管均不显示。管均不显示。下面重点介绍显示译码电路的特殊功能端。下面重点介绍显示译码电路的特殊功能端。灭灭0 0输入输入RBIRBI。当当BI=1BI=1，LT=1LT=1，RBI=0RBI=0时当输入的十进制时当输入的十进制数数DCBA=0000DCBA=0000时，不显示时，不显示“0”“0”各段均灭；当输入各段均灭；当输入DCBADCBA为其它数时，显示对应的数码。为其它数时，显示对应的数码。4.3.2 编码器与译码器编码器与译码器 数码显示译码电路数码显示译码电路灭灭0 0输

48、出输出RBORBO。当本位输入为当本位输入为0 0熄灭时，熄灭时，RBO=0RBO=0它与下一它与下一位位RBIRBI相连，通知下位如果为相连，通知下位如果为0 0可灭。可灭。时当输入的十进制数时当输入的十进制数DCBA=0000DCBA=0000时，不显时，不显示示“0”各段均灭；当输入各段均灭；当输入DCBADCBA为其它数时，为其它数时，显示对应的数码。显示对应的数码。灭灭0 0输出输出RBORBO。当本位输入为当本位输入为0 0熄灭时，熄灭时，RBO=0RBO=0它与下一位它与下一位RBIRBI相连，通知下位如果相连，通知下位如果为为0 0可灭。可灭。4.3.2 编码器与译码器编码器与

49、译码器 数码显示译码电路数码显示译码电路时当输入的十进制数时当输入的十进制数DCBA=0000DCBA=0000时，不显时，不显示示“0”各段均灭；当输入各段均灭；当输入DCBADCBA为其它数时，为其它数时，显示对应的数码。显示对应的数码。灭灭0 0输出输出RBORBO。当本位输入为当本位输入为0 0熄灭时，熄灭时，RBO=0RBO=0它与下一位它与下一位RBIRBI相连，通知下位如果相连，通知下位如果为为0 0可灭。可灭。RBIRBI和和RBORBO主要用于灭无效主要用于灭无效“0”，如果如果0000939323002300，前后二个，前后二个“0”均无效，使用均无效，使用RBI,RBI,

50、RBORBO后则显示后则显示93932323。4.3.2 编码器与译码器编码器与译码器 数码显示译码电路数码显示译码电路RBIRBORBIRBORBIRBORBIRBORBIRBORBIRBORBIRBORBIRBO114.3.2 编码器与译码器编码器与译码器 数码显示译码电路数码显示译码电路RBIRBORBIRBORBIRBORBIRBORBIRBORBIRBORBIRBORBIRBO114.3.2 编码器与译码器编码器与译码器 数码显示译码电路数码显示译码电路4.3.3 数据选择器数据选择器 数据选择器是从多路输入中选择一数据选择器是从多路输入中选择一路输出。以四选一为例，路输出。以四选一