《时序数字电路》PPT课件.ppt

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1、第九章第九章 时序数字电路时序数字电路本章主要内容：触发器时序逻辑电路分析方法寄存器计数器9.1集成单元触发器集成单元触发器 Flip-Flop，简写为，简写为 FF，又称双稳态触发器。，又称双稳态触发器。基本特性基本特性(1)有两个稳定状态(简称稳态)，正好用来表示逻辑 0 和 1。(2)在输入信号作用下，触发器的两个稳定状态可相互转换 (称为状态的翻转)。输入信号消失后，新状态可长期 保持下来，因此具有记忆功能，可存储二进制信息。一个触发器可存储一个触发器可存储 1 位二进制数码位二进制数码触发器的基本特性和作用触发器的基本特性和作用触发器的作用：触发器的作用：触发器有记忆功能，由它构成的

2、电路在某时刻的输触发器有记忆功能，由它构成的电路在某时刻的输出不仅取决于该时刻的输入，还与电路原来状态有关。出不仅取决于该时刻的输入，还与电路原来状态有关。而门电路无记忆功能，由它构成的电路在某时刻的输而门电路无记忆功能，由它构成的电路在某时刻的输出完全取决于该时刻的输入，与电路原来状态无关。出完全取决于该时刻的输入，与电路原来状态无关。触发器和门电路是构成数字电路的基本单元。触发器和门电路是构成数字电路的基本单元。触发器的类型触发器的类型 根据逻辑功能不同分为：根据逻辑功能不同分为：RS 触发器触发器 D 触发器触发器 JK 触发器触发器 T 触发器触发器 T 触发器触发器 根据触发方式不同

3、分为：根据触发方式不同分为：电平触发器电平触发器 边沿触发器边沿触发器 主从触发器主从触发器 根据电路结构不同分为：根据电路结构不同分为：基本基本 RS 触发器触发器 同步触发器同步触发器 主从触发器主从触发器 边沿触发器边沿触发器 三、触发器逻辑功能的描述方法三、触发器逻辑功能的描述方法 主要有特性表、特性方程、驱动表主要有特性表、特性方程、驱动表 (又称激励表又称激励表)、状态转换图和波形图状态转换图和波形图(又称时序图又称时序图)等。等。一、基本一、基本R RS S触发器触发器Q=1，Q=0 时，称为触发器的时，称为触发器的 1 状态，记为状态，记为 Q=1；Q=0，Q=1 时，称为触发

4、器的时，称为触发器的 0 状态，记为状态，记为 Q=0。置置0端端，也也称称复复位位端端。R 即即 Reset 置置1端端，也也称称置置位位端端。S 即即 Set 信号输入端信号输入端互补输出端，正常工作时，互补输出端，正常工作时，它们的输出状态相反。它们的输出状态相反。低电平有效低电平有效 9.1.1 触发器的电路结构触发器的电路结构逻辑电路逻辑符号工作原理工作原理QQSRG1G211011000SR 功功 能能 说说 明明输输 入入QQ输输 出出工作原理及逻辑功能工作原理及逻辑功能 0111 10触发器被置触发器被置 0 触发器置触发器置 010工作原理及逻辑功能工作原理及逻辑功能 QQS

5、RG1G211011000SR功功 能能 说说 明明输输 入入QQ输输 出出1001 11触发器被置触发器被置 1 触发器置触发器置 010 触发器置触发器置 101QQSRG1G211&G2 门输出门输出工作原理及逻辑功能工作原理及逻辑功能 11011000SR 功功 能能 说说 明明输输 入入QQ输输 出出 触发器置触发器置 010 触发器置触发器置 101 触发器保持原状态不变触发器保持原状态不变不不 变变G1 门输出门输出工作原理及逻辑功能工作原理及逻辑功能 QQSRG1G2 输出状态输出状态不定不定(禁用禁用)不不 定定11011000SR功功 能能 说说 明明输输 入入QQ输输 出

6、出 触发器置触发器置 010 触发器置触发器置 101 触发器保持原状态不变触发器保持原状态不变不不 变变0011输出既非输出既非 0 状态，状态，也非也非 1 状态。当状态。当 RD 和和 SD 同时由同时由 0 变变 1 时，时，输出状态可能为输出状态可能为 0，也，也可能为可能为 1，即输出状态，即输出状态不定。因此，这种情况不定。因此，这种情况禁用。禁用。逻辑功能的特性表描述逻辑功能的特性表描述 次态次态 现态现态 指触发器在输入信号变化前的状态，用指触发器在输入信号变化前的状态，用 Qn 表示。表示。指触发器在输入信号变化后的状态，用指触发器在输入信号变化后的状态，用 Qn+1 表示

7、。表示。触发器次态与输入信号和电路原有状态之触发器次态与输入信号和电路原有状态之间关系的真值表。间关系的真值表。00001触发器触发器状态不定状态不定01010100触发器触发器置置 000101101触发器触发器置置 1111110011触发器触发器保持原状态不变保持原状态不变说说 明明Qn+1Qn S R 基本基本 RS 触发器特触发器特性表的简化表示性表的简化表示Qn11101010不定不定00Qn+1 S R基本基本 RS 触发器特性表触发器特性表 置置 0 端端 R 和置和置 1 端端 S 低电平有效。低电平有效。禁用禁用 R=S=0：称约束条件称约束条件 注意注意二、同步二、同步R

8、 RS S触发器触发器 实际工作中，触发器的工作状态不仅要由触发输入实际工作中，触发器的工作状态不仅要由触发输入信号决定，而且要求按照一定的节拍工作。为此，需要信号决定，而且要求按照一定的节拍工作。为此，需要增加一个时钟控制端增加一个时钟控制端 CP。CP 即即 Clock Pulse，它是一串，它是一串周期和脉宽一定的矩形脉冲。周期和脉宽一定的矩形脉冲。具有时钟脉冲控制的触发器称为时钟触发器，具有时钟脉冲控制的触发器称为时钟触发器，又称钟控触发器。又称钟控触发器。同步触发器是其中最简单的一种，而同步触发器是其中最简单的一种，而基本基本 RS 触发器称异步触发器。触发器称异步触发器。QQG1G

9、2SRG3G4CPQ3Q4工作原理工作原理 CP=0 时，时，G3、G4被封锁，输入信号被封锁，输入信号 R、S不起作用。基本不起作用。基本 RS 触发触发器的输入均为器的输入均为 1，触发器，触发器状态保持不变。状态保持不变。CP=1 时，时，G3、G4解除封锁，将输入信号解除封锁，将输入信号 R 和和 S 取非后送至基本取非后送至基本 RS 触发器的输入端。触发器的输入端。0111SR电路结构与工作原理电路结构与工作原理 基本基本 RS 触发器触发器 增加了由时钟增加了由时钟 CP 控制的门控制的门 G3、G4 同步同步RS触触发器逻辑符号发器逻辑符号同步同步RS触发器输入、输出波形关系触

10、发器输入、输出波形关系同步同步 RS 触发器的特性表与特性方程触发器的特性表与特性方程 000010101010101101011000111101Qn+1QnSR特特性性表表同步同步RS触发器触发器Qn+1的卡诺图的卡诺图RSQn0100 0111 10 1 1 1 特性方程特性方程RS=0(约束条件约束条件)特性方程指触发器次态与输入信号和电路原有状特性方程指触发器次态与输入信号和电路原有状态之间的逻辑关系式。态之间的逻辑关系式。同步触发器的特点同步触发器的特点 同步触发器的触发方式为电平触发式 同步触发器的共同缺点是存在空翻 触发脉冲作用期间，输入信号发生多次变化时，触发器输出状态也相应

11、发生多次变化的现象称为空翻。空翻可导致电路工作失控。指时钟脉冲信号控制触发器工作的方式 CP=1 期间翻转的称正电平触发式；CP=0 期间翻转的称负电平触发式。无空翻触发器无空翻触发器 Master-Slave Flip-Flop Edge-Triggered Flip-Flop 无空翻触发器的类型和工作特点无空翻触发器的类型和工作特点工作特点：工作特点：CP=1 期间，主触发器接收期间，主触发器接收输入信号；输入信号；CP=0 期间，主触发器保持期间，主触发器保持 CP 下降沿之前状态不变，而从触发器接受主触下降沿之前状态不变，而从触发器接受主触发器状态。因此，主从触发器的状态只能在发器状态

12、。因此，主从触发器的状态只能在 CP 下降沿时刻翻转。下降沿时刻翻转。(详见链接详见链接)这种触发方式称为主从触发式。这种触发方式称为主从触发式。工作特点：只能工作特点：只能在在 CP 上升沿上升沿(或下降沿或下降沿)时刻接收输入信号，时刻接收输入信号，因此，因此，电路状态只能在电路状态只能在 CP 上升沿上升沿(或下降沿或下降沿)时刻时刻翻转。翻转。这种触发方式称为这种触发方式称为边沿触发式。边沿触发式。无无空空翻翻触触发发器器主主从从触触发发器器 边边沿沿触触发发器器 主从触发器和边沿触发器有何异同？主从触发器和边沿触发器有何异同？只能在只能在 CP 边沿时刻翻转，因此都克服了边沿时刻翻转

13、，因此都克服了空翻，可靠性和抗干扰能力强，应用范围广。空翻，可靠性和抗干扰能力强，应用范围广。相相同同处处电路结构和工作原理不同，因此电路功能电路结构和工作原理不同，因此电路功能不同。为保证电路正常工作，要求主从不同。为保证电路正常工作，要求主从 JK 触触发器的发器的 J 和和 K 信号在信号在 CP=1 期间保持不变；而期间保持不变；而边沿触发器没有这种限制，其功能较完善，因边沿触发器没有这种限制，其功能较完善，因此应用更广。此应用更广。相相异异处处 给主从触发器给主从触发器提供反相的时钟信提供反相的时钟信号，使它们在不同号，使它们在不同的时段交替工作。的时段交替工作。三、主从三、主从 J

14、-K 触发器电路、符号触发器电路、符号从触发器从触发器 主触发器主触发器 表示时钟触发沿为下降沿表示时钟触发沿为下降沿 QQ1S1RC1CPJK逻辑功能逻辑功能代入代入有：有：JK触发器的特征方程。触发器的特征方程。10011111110100110001110000K010100Qn+1QnJJK触发器的特性表触发器的特性表输出状态说明输出状态说明输出状态不变输出状态不变输出状态与输出状态与J状态相同状态相同输出状态与输出状态与K状态相同状态相同每来一个脉冲，输出状态每来一个脉冲，输出状态改一次改一次例：已知主从例：已知主从JK触发器的触发器的CP、J输入和输入和K输入的波形如下输入的波形如

15、下所示。设触发器的初态为所示。设触发器的初态为1态，试画出其输出波形。态，试画出其输出波形。解：当在解：当在CP1期间，期间，J、K状态不变时，只需根据状态不变时，只需根据CP下降沿下降沿到达时到达时J、K的状态和的状态和JK触发器的特性表，即可得出其输出波触发器的特性表，即可得出其输出波形。形。四、边沿四、边沿D 触发器触发器 逻辑符号和逻辑功能逻辑符号和逻辑功能 特点：特点：Qn+1 跟随跟随 D 信号信号QQC1CPD具有异步端的边沿 D 触发器 1DSSDRRDRRDSSD执行执行 Qn+1=D1111在在 CP 时刻时刻0011Qn111保持不变保持不变Qn011禁禁 用用不定态不定

16、态00异步置异步置 1101异步置异步置 0010说说 明明Qn+1DCPSDRD异步端低电平有效的上升沿触发式 D 触发器功能表D触发器特征方程触发器特征方程：例：根据输入波形画例：根据输入波形画D触发器输出波形。触发器输出波形。上升沿触发。上升沿触发。常用无空翻触发器常用无空翻触发器主从主从 RS 触发器触发器主从主从 JK 触发器触发器 主从触发器主从触发器 边沿触发器边沿触发器 TTL 维持阻塞维持阻塞 D 触发器触发器(通通常上升沿触发常上升沿触发)TTL 边沿边沿 JK触发器触发器(通常下降沿触发通常下降沿触发)CMOS 边沿边沿 D 触发器和边沿触发器和边沿 JK 触发器触发器(

17、通常上升沿通常上升沿触发触发)9.1.2不同类型触发器之间的转换不同类型触发器之间的转换一、触发器的逻辑功能及其表示方式一、触发器的逻辑功能及其表示方式触发器的逻辑功能，是指触发器的次态与现态、输入信号触发器的逻辑功能，是指触发器的次态与现态、输入信号之间的逻辑关系。之间的逻辑关系。根据逻辑功能的不同，触发器可分为根据逻辑功能的不同，触发器可分为R-S触发器、触发器、J-K触发触发器、器、D触发器和触发器和T触发器等几种不同类型。触发器等几种不同类型。触发器的逻辑功能可用特性表、特性方程和状态图来表示。触发器的逻辑功能可用特性表、特性方程和状态图来表示。以触发器的现态和输入信号为变量，次态为函

18、数，描述它以触发器的现态和输入信号为变量，次态为函数，描述它们之间的逻辑关系的真值表称为触发器特性表。们之间的逻辑关系的真值表称为触发器特性表。表述上述逻辑关系的逻辑表达式称为特性方程。表述上述逻辑关系的逻辑表达式称为特性方程。状态图（状态转换图）：图形的方法直观表述触发器的逻辑状态图（状态转换图）：图形的方法直观表述触发器的逻辑功能，图中用两个圆圈分别表示触发器的两个状态：功能，图中用两个圆圈分别表示触发器的两个状态：0态和态和1态，用箭头表示状态转换的去向，箭头上的注释说明状态转态，用箭头表示状态转换的去向，箭头上的注释说明状态转换的条件。换的条件。R-S触发器状态图J-K触发器状态图D触

19、发器状态图T触发器触发器TnQnQn+1输出状态说明输出状态说明0001 0 1输出状态不变输出状态不变1101 1 0每来一个时钟脉每来一个时钟脉冲，输出状态改冲，输出状态改变一次变一次QnQnT触发器特性表触发器特性表：T触发器特征方程：触发器特征方程：T触发器状态图触发器五种逻辑功能的比较触发器五种逻辑功能的比较无约束，无约束，但功能少但功能少无约束，无约束，且功能强且功能强令令 J=K=T即可即可令令J=K=1即可即可 D 功能功能1 0Qn+110DQn+1=D T 功能功能 QnQnQn+110T RS 功能功能不定不定01 QnQn+111011000SRQn+1=S+RQnRS

20、=0(约束条件约束条件)JK 功能功能 Qn10 QnQn+111011000KJQn+1=JQn+KQnT功能功能(计数功能计数功能)只有只有 CP 输入端，输入端，无数据输入端。无数据输入端。来一个来一个CP翻转一次翻转一次Qn+1=Qn二、不同类型触发器之间的转换二、不同类型触发器之间的转换1.JK D2.JK T、T因此，令因此，令J=K=D已有已有Qn+1=JQn+KQn欲得欲得 Qn+1=DQQCPDC11J1KQQC11J1KQQCP1C11J1KTCP转转换换方方法法(1)写出待求触发器和给定触发器的特性方程。(3)画出用给定触发器实现待求触发器的电路。(2)比较上述特性方程，

21、得出给定触发器中输入 信号的接法。3.D JK已有已有 Qn+1=D欲得欲得Qn+1=JQn+KQn因此，令因此，令4.D T已有已有 Qn+1=D 欲得欲得Qn+1=已有已有 Qn+1=D欲得欲得 Qn+1=Qn因此，令因此，令D=Qn因此，令因此，令D=QQCPC11DQQCPC11DTQQCPJC11DK D T9.2 时序逻辑电路分析方法时序逻辑电路分析方法9.2.1 时序逻辑电路基本概念 时序逻辑电路的特点是：时序逻辑电路的输出不仅取决于时序逻辑电路的特点是：时序逻辑电路的输出不仅取决于该时刻的输入信号，而且与电路的原状态有关。该时刻的输入信号，而且与电路的原状态有关。时序电路的方框

22、图 时序逻辑电路的逻辑功能的表示方法常用的也有三种：时序逻辑电路的逻辑功能的表示方法常用的也有三种：逻辑表达式、真值表（状态转换表）和状态转换图。逻辑表达式、真值表（状态转换表）和状态转换图。逻辑表达式：三个方程逻辑表达式：三个方程输出方程输出方程状态方程状态方程驱动方程（激励方程）驱动方程（激励方程）在时序逻辑电路中，根据存储电路中的触发器在时序逻辑电路中，根据存储电路中的触发器是否同时动作，可将时序逻辑电路划分为同步是否同时动作，可将时序逻辑电路划分为同步时序逻辑电路和异步时序逻辑电路两大类。时序逻辑电路和异步时序逻辑电路两大类。按电路输出信号的特性可分为米里（按电路输出信号的特性可分为米

23、里（Mealy）型和摩尔（型和摩尔（Moore）型。）型。米里型时序电路的输米里型时序电路的输出不仅与现态有关，而且还决定于电路的输入；出不仅与现态有关，而且还决定于电路的输入；而摩尔型时序电路的输出仅决定于电路的现态。而摩尔型时序电路的输出仅决定于电路的现态。根据功能分类，最常用的时序逻辑电路有寄存根据功能分类，最常用的时序逻辑电路有寄存器和计数器等。器和计数器等。9.2.2 时序逻辑电路的分析方法时序逻辑电路的分析方法 分析时序逻辑电路的一般步骤如下：分析时序逻辑电路的一般步骤如下：（1）由逻辑图写出下列各逻辑方程式：）由逻辑图写出下列各逻辑方程式：各触发器的时钟方程；各触发器的时钟方程；

24、时序电路的输出方程；时序电路的输出方程；各触发器的驱动方程。各触发器的驱动方程。（2）将驱动方程代入相应触发器的特性方程，求得时序）将驱动方程代入相应触发器的特性方程，求得时序逻辑电路的状态方程。逻辑电路的状态方程。（3）根据状态方程和输出方程，进行计算，列出该时序）根据状态方程和输出方程，进行计算，列出该时序电路的状态表，画出状态图或时序图。电路的状态表，画出状态图或时序图。（4）根据电路的状态表或状态图说明给定时序逻辑电路）根据电路的状态表或状态图说明给定时序逻辑电路的逻辑功能。的逻辑功能。9.3寄存器寄存器9.3.1数码寄存器数码寄存器数字系统中存放信息的部件。由触发器和逻辑门电路构成。

25、数字系统中存放信息的部件。由触发器和逻辑门电路构成。一、双拍接收方式的数码寄存器一、双拍接收方式的数码寄存器数据输入端：数据输入端：D3D0数据输出端：数据输出端：Y3Y0控制端：清零、寄存控制和取数控制控制端：清零、寄存控制和取数控制寄存数码的步骤：寄存数码的步骤：1、清零；、清零；2、寄存。、寄存。二、单拍接收方式的数码寄存器二、单拍接收方式的数码寄存器直接由寄存控制存入数码，不必清零。直接由寄存控制存入数码，不必清零。并行输入、并行输出。并行输入、并行输出。9.3.2根据数据移位和输入输出方式，可分为：根据数据移位和输入输出方式，可分为：一、单向移位寄存器一、单向移位寄存器右移寄存器的结

26、构特点：左边触发器的输出端接右邻触发器的右移寄存器的结构特点：左边触发器的输出端接右邻触发器的输入端。时钟脉冲作为移位控制脉冲，触发器输入端。时钟脉冲作为移位控制脉冲，触发器FF0的的D端为串行端为串行数据输入端，触发器数据输入端，触发器FF3的输出的输出Q端为串行数据输出端。端为串行数据输出端。右移寄存器（右移寄存器（D触发器组成的触发器组成的4位右移寄存器）位右移寄存器）移位脉冲移位脉冲CP串行输入串行输入Q0 Q1 Q2 Q3012340D3D2D1D0 0 0 0 0 D3 0 0 0 D2 D3 0 0 D1 D2 D3 0 D0 D1 D2 D3 数码在右移移位寄存器中的移位情况数

27、码在右移移位寄存器中的移位情况经过经过4个时钟脉冲后，个时钟脉冲后，4位数码全部移入寄存器，可并行位数码全部移入寄存器，可并行输出（串入并出），若需串行输出，则还需输出（串入并出），若需串行输出，则还需4个时钟个时钟脉冲，即可从串行输出端得到串行数据（串入串出）。脉冲，即可从串行输出端得到串行数据（串入串出）。二、中规模集成二、中规模集成4位双向移位寄存器位双向移位寄存器74194 Q0和和Q3分分别别是是左左移移和和右右移移时时的的串串行行输输出出端端，Q0、Q1、Q2和和Q3为并行输出端。为并行输出端。S0和和S1为控制输入端。为控制输入端。DSL 和和DSR分分别别是是左左移移和和右右移

28、移串串行行输输入入。D0、D1、D2 2和和D3是是并行输入端。并行输入端。一、功能一、功能二、位数扩展示例二、位数扩展示例三、移位寄存器应用举例串行加法器三、移位寄存器应用举例串行加法器存放加数、和存放加数、和。存放被加数。存放被加数。存放进位位。存放进位位。9.4 计数器计数器计数器计数器用以统计输入脉冲用以统计输入脉冲CPCP个数的电路。个数的电路。计数器的分类：计数器的分类：（2 2）按按数数字字的的增增减减趋趋势势可可分分为为加加法法计计数数器器、减减法法计计数数器和可逆计数器。器和可逆计数器。（1 1）按按计计数数进进制制可可分分为为二二进进制制计计数数器器和和非非二二进进制制计计

29、数数器。器。非二进制计数器中最典型的是十进制计数器。非二进制计数器中最典型的是十进制计数器。（3 3）按按计计数数器器中中触触发发器器翻翻转转是是否否与与计计数数脉脉冲冲同同步步分分为为同同步计数器和异步计数器。步计数器和异步计数器。工作原理：工作原理：4个个JK触发器都接成触发器都接成T触发器。触发器。每来一个每来一个CP的下降沿时，的下降沿时，FF0向相反的状态翻转一次；向相反的状态翻转一次；每当每当Q0由由1变变0，FF1向相反的状态翻转一次；向相反的状态翻转一次；每当每当Q1由由1变变0，FF2向相反的状态翻转一次；向相反的状态翻转一次；每当每当Q2由由1变变0，FF3向相反的状态翻转

30、一次。向相反的状态翻转一次。9.4.19.4.1二进制计数器二进制计数器一、一、异步异步二进制加法计数器二进制加法计数器 由由时时序序图图可可以以看看出出，Q0 0、Ql、Q2 2、Q3 3的的周周期期分分别别是是计计数数脉脉冲冲(CP)周周期期的的2 2倍倍、4 4倍倍、8 8倍倍、1616倍倍，因因而而计计数数器器也也可可作作为分频器。为分频器。时序波形图时序波形图状态图：状态图：CPQ3Q2Q1Q0十进制数十进制数0123456789101112131415160000000011111111000001111000011110001100110011001100101010101010

31、1010012345678910111213141504位二进制加法计数器状态转换表位二进制加法计数器状态转换表异步计数器的翻转延迟问题异步计数器的翻转延迟问题异步二进制异步二进制计数器逻辑简图计数器逻辑简图异步二进制计数器异步二进制计数器累积延迟波形累积延迟波形由于该计数器的翻转规律性较强，只需用由于该计数器的翻转规律性较强，只需用“观察法观察法”就可设就可设计出电路：计出电路：因为是因为是“同步同步”方方式，所以将所有触式，所以将所有触发器的发器的CP端连在端连在一起，接计数脉冲。一起，接计数脉冲。然后分析状态表，然后分析状态表，选择适当的选择适当的JK信信号。号。二、二、同步同步二进制加

32、法计数器二进制加法计数器分析状态图可见：分析状态图可见：FF0 0：每来一个：每来一个CP，向相反的状态翻转一次。所以选向相反的状态翻转一次。所以选J0 0=K0 0=1=1。FF1 1：当当Q0 0=1=1时时，来来一一个个CP，向向相相反反的的状状态态翻翻转转一一次次。所所以以选选J1 1=K1 1=Q0 0 。FF2 2：当当Q0 0Q1 1=1=1时时，来来一一个个CP，向向相相反反的的状状态态翻翻转转一一次次。所所以以选选J2 2=K2 2=Q0 0Q1 1。FF3 3：当当Q0 0Q1 1Q3 3=1=1时时，来来一一个个CP，向向相相反反的的状状态态翻翻转转一一次次。所所以选以选

33、J3 3=K3 3=Q0 0Q1 1Q3 3。分析时序逻辑电路的一般步骤：分析时序逻辑电路的一般步骤：1 1由逻辑图写出下列各逻辑方程式：由逻辑图写出下列各逻辑方程式：（1 1）各触发器的时钟方程。）各触发器的时钟方程。（2 2）时序电路的输出方程。）时序电路的输出方程。（3 3）各触发器的驱动方程。）各触发器的驱动方程。2 2将驱动方程代入相应触发器的特性方程，求得时序逻辑电将驱动方程代入相应触发器的特性方程，求得时序逻辑电路的状态方程。路的状态方程。3 3根据状态方程和输出方程，列出该时序电路的状态表，画根据状态方程和输出方程，列出该时序电路的状态表，画出状态图或时序图。出状态图或时序图。

34、4根据电路的状态表或状态图说明给定时序逻辑电路的逻辑根据电路的状态表或状态图说明给定时序逻辑电路的逻辑功能。功能。9.4.2十进制计数器十进制计数器1 1、84218421BCD码同步十进制加法计数器码同步十进制加法计数器用前面介绍的同步时序逻辑电路分析方法对该电路进行分析。用前面介绍的同步时序逻辑电路分析方法对该电路进行分析。（1）写出驱动方程：）写出驱动方程：（2）将各驱动方程代入将各驱动方程代入JK触发器的特性方程，得到状态方程：触发器的特性方程，得到状态方程：先写出先写出JK触发器的特性方程触发器的特性方程:状态方程：设设初初态态为为Q3 3Q2 2Q1 1Q0 0=0000=0000

35、，代代入入状状态态方方程程进进行计算，得状态转换表。行计算，得状态转换表。（3）作状态转换表。作状态转换表。（4 4）作状态图及时序图。）作状态图及时序图。00001000010000001001 由由于于电电路路中中有有4个个触触发发器器，它它们们的的状状态态组组合合共共有有16种种。而而在在8421BCD码码计计数数器器中中只只用用了了10种种，称称为为有有效效状状态态。其其余余6种种状状态态称称为为无无效效状状态。态。当当由由于于某某种种原原因因，使使计计数数器器进进入入无无效效状状态态时时，如如果果能能在在时时钟钟信信号号作作用下，最终进入有效状态，我们就称该电路具有用下，最终进入有效

36、状态，我们就称该电路具有自启动自启动能力能力。（5）检查电路能否自启动）检查电路能否自启动用用同同样样的的分分析析的的方方法法分分别别求求出出6种种无无效效状状态态下下的的次次态态，得得到到完完整整的的状状态转换图。可见，该计数器能够自启动。态转换图。可见，该计数器能够自启动。CP2 2=Q1 1 （当（当FF1 1的的Q1 1由由1010时，时，Q2 2才可能改变状态。）才可能改变状态。）用前面介绍的异步时序逻辑电路分析方法对该电路进行分析：用前面介绍的异步时序逻辑电路分析方法对该电路进行分析：（1 1）写出各逻辑方程式。）写出各逻辑方程式。时钟方程：时钟方程：CP0 0=CP （时钟脉冲源

37、的下降沿触发。）（时钟脉冲源的下降沿触发。）CP1 1=Q0 0 （当（当FF0 0的的Q0 0由由1010时，时，Q1 1才可能改变状态。才可能改变状态。)CP3 3=Q0 0 （当（当FF0 0的的Q0 0由由1010时，时，Q3 3才可能改变状态才可能改变状态)2、8421BCD码异步十进制加法计数器码异步十进制加法计数器各触发器的驱动方程：各触发器的驱动方程：（CP由10时此式有效）（Q0由10时此式有效）（Q1由10时此式有效）（Q0由10时此式有效）（2）将各驱动方程代入）将各驱动方程代入JK触发器的特性方程，得各触发器的状态方程：触发器的特性方程，得各触发器的状态方程：（3）写输

38、出方程：）写输出方程：设初态为设初态为Q3Q2Q1Q0=0000，代入状态方程进行计算，得状态转换表。，代入状态方程进行计算，得状态转换表。（4）作状态转换表。）作状态转换表。（CP由10时此式有效）（Q0由10时此式有效）（Q1由10时此式有效）（Q0由10时此式有效）输出CO00000000019.4.3中规模集成计数器的功能分析与扩展中规模集成计数器的功能分析与扩展一、异步式加法计数器一、异步式加法计数器1、电路结构、电路结构中规模集成异步二五十进制计数器中规模集成异步二五十进制计数器7490逻辑图逻辑图二进制计数器五进制计数器置9输入端置0输入端时钟有两个2、逻辑功能分析、逻辑功能分析

39、CP输输 入入输输 出出R0(1)R0(2)S9(1)S9(2)Q3 Q2 Q1 Q0 1 1 0 1 1 00 0 0 00 0 0 00 1 1 0 1 11 0 0 11 0 0 1 0 00 0 0 0 0 0 加法计数加法计数（1）异步置）异步置0：R0(1)和和 R0(2)全接高全接高电平，电平，S9(1)和和S9(2)中中有低电平。有低电平。（2）异步置）异步置9：S9(1)和和S9(2)全接高电平，全接高电平，R0(1)和和 R0(2)中中有低电平。有低电平。（3）计数：）计数：S9(1)、S9(2)及及 R0(1)、R0(2)中有低电平。中有低电平。二、中规模集成同步二进制可

40、预置加法计数器二、中规模集成同步二进制可预置加法计数器74161逻辑图逻辑图代表符号代表符号置数控制端置数控制端复位信号输入端复位信号输入端使能端使能端1、功能分析、功能分析输 入输 出CPCR LD CTT CTPD0 D1 D2 D3Q0 Q1 Q2 Q30 1 0 1 1 0 1 1 01 1 1 1 0 D0 D1 D2 D3 0 0 0 0D0 D1 D2 D3保持保持加法计数（1）异步清零：CR=0；（2）同步置数：LD=0、CR=1；（3）保持：LD=CR=1，CTT、CTP有一个为低电平；（4）计数：LD=CR=CTT=CTP=1。3、集成计数器功能扩展、集成计数器功能扩展利用

41、已有的利用已有的M进制计数器构成任意进制计数器构成任意N(NM)进制计数器：跳过多进制计数器：跳过多余的余的MN个状态。方法：置零法和置位法。个状态。方法：置零法和置位法。置零法原理示意图置零法原理示意图：置零法适用于有置零法适用于有置零输入置零输入端的计数器。端的计数器。对于有对于有异步置零输入端的异步置零输入端的计数器，它的工作原理为：原计数器，它的工作原理为：原M进制进制计数器从全计数器从全0状态开始计数，接收到状态开始计数，接收到N个计数脉冲后电路进入个计数脉冲后电路进入SN状态。如果将状态。如果将SN状态译码产生一个置零信号加到计数器的异状态译码产生一个置零信号加到计数器的异步置零输

42、入端，则计数器将立刻返回到步置零输入端，则计数器将立刻返回到S0状态，这样就可跳过状态，这样就可跳过MN个状态而得到个状态而得到N进制计数器。由于电路一进入进制计数器。由于电路一进入SN状态后状态后立刻又被置为立刻又被置为S0状态，因此在稳定的计数状态循环中不包括状态，因此在稳定的计数状态循环中不包括SN状态。状态。对于有对于有同步置零输入端的同步置零输入端的计数器，由于置零输入信号变为有效计数器，由于置零输入信号变为有效后计数器并不马上被置零，还需要等待下一个时钟信号到达后后计数器并不马上被置零，还需要等待下一个时钟信号到达后才能被置零，因此应该再才能被置零，因此应该再SN1状态译码产生同步

43、置零信号，状态译码产生同步置零信号，N进制计数器的所有状态都为稳定状态。进制计数器的所有状态都为稳定状态。置数法适用于有置数法适用于有预置数功能预置数功能的计数器电路。其工作原理也和的计数器电路。其工作原理也和置零法类似，可分为异步置数和同步置数两种，只是其起始置零法类似，可分为异步置数和同步置数两种，只是其起始状态通过预置数得到。状态通过预置数得到。置数法原理示意图：置数法原理示意图：例例1、试用、试用T4290构成异步七进制计数器。构成异步七进制计数器。电路原理图状态图工作波形图加入复位锁存电路加入复位锁存电路提高复位可靠性提高复位可靠性例例2、试用、试用7490构成构成24进制计数器。进

44、制计数器。高位计数器低位计数器个位为个位为4，十位为，十位为2时复位。时复位。例例3、试用、试用74161和与非门构成十进制加法计数器。和与非门构成十进制加法计数器。计数计数Q3Q2Q1Q001234567891011121314150000000011111111000011110000111100110011001100110101010101010101无效状态有效状态无效状态有效状态取前10种计数状态，采用置零法。(异步清零）取后10种计数状态，采用置数法，第九和脉冲到达后，利用进位位使LD0，作好置数准备，第十个脉冲到达后，置数0110。取前10种计数状态，采用置数法，第九和脉冲到达

45、后，LD0，作好置数准备，第十个脉冲到达后，置数0000。（同步置数）1 1、时时序序逻逻辑辑电电路路的的特特点点；任任一一时时刻刻输输出出状状态态不不仅仅取取决决于于当当时时的的输输入入信信号，还与电路的原状态有关。因此时序电路中必须含有存储元件。号，还与电路的原状态有关。因此时序电路中必须含有存储元件。2 2、触触发发器器是是组组成成时时序序逻逻辑辑电电路路的的基基本本存存储储单单元元。触触发发器器的的结结构构：基基本本、同步、主从、边沿；逻辑功能：同步、主从、边沿；逻辑功能：RSRS、JKJK、D D、T T。3 3、描描述述时时序序逻逻辑辑电电路路逻逻辑辑功功能能的的方方法法有有逻逻辑

46、辑表表达达式式、状状态态转转换换表表、状状态转换图和时序图等。态转换图和时序图等。4、时时序序逻逻辑辑电电路路的的分分析析步步骤骤一一般般为为：逻逻辑辑图图时时钟钟方方程程（异异步步）、驱驱动动方方程程、输输出出方方程程状状态态方方程程状状态态转转换换真真值值表表状状态态转转换换图图和和时时序序图图逻辑功能。逻辑功能。5、时序逻辑电路可分为同步时序逻辑电路和异步时序逻辑电路。、时序逻辑电路可分为同步时序逻辑电路和异步时序逻辑电路。6、计计数数器器是是一一种种简简单单而而又又最最常常用用的的时时序序逻逻辑辑器器件件。计计数数器器不不仅仅能能用用于于统计输入脉冲的个数，还常用于分频、定时、产生节拍

47、脉冲等。统计输入脉冲的个数，还常用于分频、定时、产生节拍脉冲等。7、用已有的、用已有的M进制集成计数器产品可以构成进制集成计数器产品可以构成N(任意任意)进制的计数器。进制的计数器。8、寄寄存存器器也也是是一一种种常常用用的的时时序序逻逻辑辑器器件件。寄寄存存器器分分为为数数码码寄寄存存器器和和移移位寄存器两种。位寄存器两种。本章小结本章小结9.4 一般同步时序逻辑电路分析1。写出电路的工作驱动方程、状态方程和输出方程，画出状态图，检查电路能否自启动。触发器的驱动方程为：将驱动方程代如到JK触发器的特性方程：输出方程：分别把Q1Q2Q3的初态值代入上面的状态方程（设初态值为0）,得到状态图：可

48、以自启动。分析如图所示电路：分析如图电路：9.5 同步逻辑电路设计设计一个三位GREEN码计数器。GREEN码：00000011011201031104111510161007状态表：状态n状态n+1Q0nQ1nQ2nQ0n+1Q1n+1Q2n+1000001001011011010010110110111111101101100100000Q0nQ1nQ2nQ0n+100000010011001011101111110111000Q0Q1Q2000111100011010011卡诺图：同样得到：思考：如何用JK触发器实现？如何设计一个三相六拍运行的步进电机分配器？脉冲分配器clkdirQ0Q

49、1Q2Q0Q1Q2001011010110100101Dir=1Dir=0状态图：001011010110100101Dir=1Dir=1Dir=1Dir=1Dir=1Dir=1Dir=0Dir=0Dir=0Dir=0Dir=0Dir=0000111包含了所有状态和输入，且能够自启动。dirQ0Q1Q2Q0Q1Q2100101110110101010110111010011001011101001000110101011000100110011001000100110011001000001111001dirQ0Q1Q2Q010010101101010111101110011101000011

50、010110100101100001000011000001110Dir Q0Q1Q200011110000100011100111001100001dirQ0Q1Q2Q110011101111010111100110001101000010010100100101101001010011000001110Dir Q0Q1Q20001111000101111110111dirQ0Q1Q2Q210011101101010011100110011101100011010100100001100001010011100011111Dir Q0Q1Q20001111000111011111111110