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1、硬件技术课件硬件技术课件第1页，共84页，编辑于2022年，星期一第一节第一节 常用逻辑部件常用逻辑部件 一、一、逻辑门逻辑门 二、二、三态门三态门 三、三、驱动器驱动器 四、四、锁存器锁存器 五、五、三态锁存器三态锁存器旧教材旧教材P15重点掌握三态门，锁存器的作用重点掌握三态门，锁存器的作用第2页，共84页，编辑于2022年，星期一l在数字电路中实现逻辑运算的电路，简称逻辑门或门电路在数字电路中实现逻辑运算的电路，简称逻辑门或门电路。例例 与门与门、或门或门、非门非门、与非门与非门、或非门或非门l逻辑门有两种输出状态：逻辑门有两种输出状态：高电平（逻辑高电平（逻辑1）低电平（逻辑低电平（逻

2、辑0）一、逻辑门（门电路）一、逻辑门（门电路）第3页，共84页，编辑于2022年，星期一l 逻辑门的表示方法：逻辑门的表示方法：(实验指导实验指导P128)ABY&ABY1 1AY1 逻辑门逻辑门 国家标准符号国家标准符号 旧教材使用符号旧教材使用符号ABYABYYA与与 门门Y=A B或或 门门Y=A B非非 门门Y=A第4页，共84页，编辑于2022年，星期一 逻辑门逻辑门 国家标准符号国家标准符号 旧教材使用符号旧教材使用符号异或门异或门Y=A B与非门与非门Y=A B或非门或非门Y=A BABY1 1ABY&ABY=1ABYABYABY第5页，共84页，编辑于2022年，星期一二、三态

3、门二、三态门 而而三态门三态门有有三种输出状态三种输出状态：高电平高电平(逻辑逻辑1)低电平低电平(逻辑逻辑0)高阻态高阻态(浮空状态、断开状态浮空状态、断开状态)工作状态工作状态AYEN高电平高电平低电平低电平高阻态高阻态一般逻辑门一般逻辑门只有只有两种输出状态两种输出状态：高电平高电平 低电平低电平 高电平高电平低电平低电平AY第6页，共84页，编辑于2022年，星期一l 三态门比逻辑门增加了一个控制端三态门比逻辑门增加了一个控制端EN（又称使能端），（又称使能端），当当控制端有效时控制端有效时，三态门处于工作态三态门处于工作态，否则处于高阻态否则处于高阻态。三态门三态门AYEN高电平高电

4、平低电平低电平高阻态高阻态逻辑门逻辑门高电平高电平低电平低电平AY第7页，共84页，编辑于2022年，星期一EN A Y 0 0 0 0 1 1 1 0 高阻高阻 1 1 高阻高阻AYENAYEN功能表功能表EN A Y 1 0 0 1 1 1 0 0 高阻高阻 0 1 高阻高阻三态门三态门控制端控制端高电平有效高电平有效控制端控制端低电平有效低电平有效第8页，共84页，编辑于2022年，星期一l高阻态的特点高阻态的特点 处于高阻状态的三态门，处于高阻状态的三态门，其输出端既不会有电流流出，也不会有电流流入，其输出端既不会有电流流出，也不会有电流流入，如果与总线相连，此时三态门如果与总线相连，

5、此时三态门电路仍连在总线电路仍连在总线,但但电气上与总线处于断开状态电气上与总线处于断开状态，对总线上的信号无影响上。，对总线上的信号无影响上。总线总线AYENAYENAYENAYEN第9页，共84页，编辑于2022年，星期一用于增强总线的负载能力。用于增强总线的负载能力。三、驱动器三、驱动器(缓冲器缓冲器)数据总线数据总线 DB控制总线控制总线 CB地址总线地址总线 ABAB存存储储器器I/O接接口口输输入入设设备备I/O接接口口输输出出设设备备CPU第10页，共84页，编辑于2022年，星期一单向单向(用于地址、控制总线的驱动用于地址、控制总线的驱动)双向双向(用于数据总线的驱动用于数据总

6、线的驱动)普通驱动器普通驱动器三态驱动器三态驱动器数据总线数据总线 DB控制总线控制总线 CB地址总线地址总线 ABAB存存储储器器I/O接接口口输输入入设设备备I/O接接口口输输出出设设备备CPU第11页，共84页，编辑于2022年，星期一1G2GY3Y0Y7Y4A3A0A7A4含两个含两个4位三态驱动器位三态驱动器功能表功能表1G A30 Y30 0 0 0 0 1 1 1 0 高阻高阻 1 1 高阻高阻2G A74 Y74 0 0 0 0 1 1 1 0 高阻高阻 1 1 高阻高阻第12页，共84页，编辑于2022年，星期一GDIR 双向三态驱动器双向三态驱动器74LS245Y7Y0A7

7、A0功能表功能表 G DIR 0 0 A Y 0 1 A Y 1 0 高阻高阻 1 1 高阻高阻OET 双双 向向 三三 态态 驱驱 动动 器器74LS245B7B0A7A0OE T 0 0 A B 0 1 A B 1 0 高阻高阻 1 1 高阻高阻第13页，共84页，编辑于2022年，星期一四、四、锁存器锁存器(触发器触发器)l 组合逻辑电路和时序逻辑电路组合逻辑电路和时序逻辑电路组合逻辑电路组合逻辑电路中，输出信号仅与输入信号当时的状态有关，中，输出信号仅与输入信号当时的状态有关，与电路在此之前的状态无关。与电路在此之前的状态无关。时序逻辑电路时序逻辑电路中，输出信号不仅与输入信号当时的状

8、态有关中，输出信号不仅与输入信号当时的状态有关,还与电路在此之前的状态有关。还与电路在此之前的状态有关。第14页，共84页，编辑于2022年，星期一组合逻辑电路例组合逻辑电路例 :逻辑门、三态门、驱动器等逻辑门、三态门、驱动器等。YAB与与 ABY输出信号输出信号Y的状态仅与输入信号的状态仅与输入信号A、B当时的状态有关，当时的状态有关，与与A、B过去的状态无关。过去的状态无关。第15页，共84页，编辑于2022年，星期一D QCPD触发器触发器时序逻辑电路例时序逻辑电路例 :触发器触发器输出信号输出信号Q的状态不仅与输入信号的状态不仅与输入信号D当时的状态有关，当时的状态有关，还与还与Q过去

9、的状态有关。过去的状态有关。CPDQ第16页，共84页，编辑于2022年，星期一 以以D触发器为例触发器为例D QCP R输入端输入端 D输出端输出端 Q触发端触发端 CP清清 0 端端 R当当 R=0 时，不论时，不论D、CP为何值为何值,Q=0l 触发器是时序逻辑电路常用的基本单元。触发器是时序逻辑电路常用的基本单元。D触发器、触发器、J-K触发器、触发器、R-S触发器触发器第17页，共84页，编辑于2022年，星期一D触发器的特点：触发器的特点：当当触发信号有效触发信号有效时，输出时，输出Q随输入随输入D变化变化,即即Q=D；当当触发信号无效触发信号无效时，即变成非触发信号后，时，即变成

10、非触发信号后，输出输出Q不随输入不随输入D变化，而保持非触发信号前的状态，变化，而保持非触发信号前的状态，Q=Q0 将非触发信号前的状态将非触发信号前的状态Q0锁存在锁存在Q中中,故触发器又称为锁存器故触发器又称为锁存器D触发器触发器D QCP触发信号触发信号:高电平高电平CPDQ第18页，共84页，编辑于2022年，星期一 按触发信号的不同按触发信号的不同 ，触发器分为，触发器分为：上升沿触发上升沿触发下降沿触发下降沿触发高电平触发高电平触发低电平触发低电平触发边沿触发边沿触发电平触发电平触发CP第19页，共84页，编辑于2022年，星期一1.上升沿触发方式上升沿触发方式 CP D QD Q

11、 CPCP CP D Q 0 0 1 1 其它其它 Q0(不变）不变）2.下降沿触发方式下降沿触发方式 CP D QD Q CPCP CP D Q 0 0 1 1 其它其它 Q0(不变）不变）第20页，共84页，编辑于2022年，星期一3.高电平触发方式高电平触发方式 CP D QD QCPCP CP D Q 1 0 0 1 1 1 其它其它 Q0(不变）不变）4.低电平触发方式低电平触发方式 CP D QD QCPCP CP D Q 0 0 0 0 1 1 其它其它 Q0(不变）不变）第21页，共84页，编辑于2022年，星期一五、三态锁存器五、三态锁存器具有三态和锁存功能的驱动器具有三态和

12、锁存功能的驱动器具有三态和锁存功能具有三态和锁存功能的驱动器的驱动器D0 Q0D0 Q0D7 Q7D7 Q7OEOEG G功能表功能表OE G D Q 0 1 1 0 0 0 1 1 1 1 0 其它其它 Q0(不变）不变）1 高阻高阻 OEOE 高阻控制高阻控制 G G 触发控制触发控制第22页，共84页，编辑于2022年，星期一三态锁存器三态锁存器8282DIDI0 0 DO DO0 0DIDI7 7 DO DO7 7OEOE STBSTB功能表功能表OE STB DI DO 0 0 0 0 1 1 0 其它其它 Q0(不变）不变）1 高阻高阻 OEOE 高阻控制高阻控制 STBSTB 触

13、发控制触发控制第23页，共84页，编辑于2022年，星期一第二节第二节 有关概念介绍有关概念介绍 一、一、主频，外频，倍频系数主频，外频，倍频系数 二、二、T状态状态 三、三、总线周期总线周期 四、四、指令周期指令周期 五、五、时序时序 六、六、时序图时序图第24页，共84页，编辑于2022年，星期一一、主频，外频，倍频系数一、主频，外频，倍频系数l CPU是在时钟信号的控制下工作是在时钟信号的控制下工作时钟信号是一个按一定电压幅度，时钟信号是一个按一定电压幅度，一定时间间隔发出的脉冲信号一定时间间隔发出的脉冲信号 l CPU所有的操作都以时钟信号为基准所有的操作都以时钟信号为基准 CPU 按

14、严格的时间标准发出地址，控制信号，按严格的时间标准发出地址，控制信号，存储器、接口也按严格的时间标准送出或接受数据存储器、接口也按严格的时间标准送出或接受数据.这个时间标准就是由时钟信号确定。这个时间标准就是由时钟信号确定。CLK第25页，共84页，编辑于2022年，星期一lCPU的的主频或内频主频或内频指指CPU的内部工作频率。的内部工作频率。主频是表示主频是表示CPU工作速度的重要指标，工作速度的重要指标，在在 CPU其它性能指标相同时其它性能指标相同时,主频越高主频越高,CPU 的速度越快的速度越快lCPU的的外频或系统频率外频或系统频率指指CPU的外部总线频率。的外部总线频率。l倍频系

15、数倍频系数指指CPU主频和外频的相对比例系数。主频和外频的相对比例系数。8088/8086/80286/80386的主频和外频值相同的主频和外频值相同;从从80486DX2开始，开始，CPU的主频和外频不再相同，的主频和外频不再相同，将外频按一定的比例倍频后得到将外频按一定的比例倍频后得到CPU的主频，的主频，即：即：CPU主频主频=外频外频 倍频系数倍频系数 lPC机各子系统机各子系统时钟时钟(存储系统，显示系统，总线等存储系统，显示系统，总线等)是是 由系统频率按照一定的比例分频得到。由系统频率按照一定的比例分频得到。第26页，共84页，编辑于2022年，星期一l 外频性能指标外频性能指标

16、 8088CPU 频率频率f：1秒内的脉冲个数秒内的脉冲个数 4.77MHz 周期周期 T=1/f 210ns 占空比：占空比：高电平在一个周期中的比例高电平在一个周期中的比例 1:3CLKT第27页，共84页，编辑于2022年，星期一l 相邻两个脉冲之间的时间间隔，相邻两个脉冲之间的时间间隔，称为一个时钟周期，又称称为一个时钟周期，又称 T状态状态（T周期周期）。）。二、二、T状态状态l 每个每个T状态包括状态包括：下降沿下降沿、低电平、低电平、上升沿上升沿、高电平高电平CLKT第28页，共84页，编辑于2022年，星期一l CPU通过总线完成与存储器、通过总线完成与存储器、I/O端口之间的

17、操作，端口之间的操作，这些操作统称为这些操作统称为总线操作总线操作。三、总线周期三、总线周期数据总线数据总线 DB控制总线控制总线 CB地址总线地址总线 ABAB存存储储器器I/O接接口口输输入入设设备备I/O接接口口输输出出设设备备CPU第29页，共84页，编辑于2022年，星期一l执行一个执行一个总线操作总线操作所需要的时间称为所需要的时间称为总线周期总线周期。第30页，共84页，编辑于2022年，星期一l 一个基本的总线周期通常包含一个基本的总线周期通常包含 4 个个T状态，状态，按时间的先后顺序分别称为按时间的先后顺序分别称为T1、T2、T3、T4 总线周期总线周期T1T2T3T4CL

18、K第31页，共84页，编辑于2022年，星期一l执行一条指令所需要的时间称为执行一条指令所需要的时间称为指令周期指令周期。执行一条指令的时间执行一条指令的时间:是是取指令取指令、执行指令执行指令、取操作数取操作数、存放结果存放结果所需时间的总和。所需时间的总和。用所需的时钟周期数表示。用所需的时钟周期数表示。四、指令周期四、指令周期例例 MOV BX,AX 2个个T周期周期 MUL BL 7077个个T周期周期第32页，共84页，编辑于2022年，星期一l不同指令的执行时间不同指令的执行时间(即指令周期即指令周期)是不同的是不同的;同一类型的指令，由于操作数不同，指令周期也不同同一类型的指令，

19、由于操作数不同，指令周期也不同例例 MOV BX,AX 2个个T周期周期 MUL BL 7077个个T周期周期 MOV BX,AX 14个个T周期周期第33页，共84页，编辑于2022年，星期一例例2 执行执行ADD BX,AX 包含包含:1)取指令取指令 存储器读周期存储器读周期 2)取取(DS:BX)内存单元操作数内存单元操作数 存储器读周期存储器读周期 3)存放结果到存放结果到(DS:BX)内存单元内存单元 存储器写周期存储器写周期例例1 执行执行 MOV BX,AX 包含包含:取指令取指令 存储器读周期存储器读周期l 执行指令的过程中，执行指令的过程中，需从存储器或需从存储器或I/O端

20、口读取或存放数据，端口读取或存放数据，故一个指令周期通常包含若干个总线周期故一个指令周期通常包含若干个总线周期第34页，共84页，编辑于2022年，星期一l8088CPU取指令、执行指令分别由取指令、执行指令分别由BIU、EU完成，完成，取指和执行指令可是并行的，取指和执行指令可是并行的，故故8088CPU的指令周期的指令周期 可以不考虑取指时间。可以不考虑取指时间。第35页，共84页，编辑于2022年，星期一 为实现某个操作，芯片上的引脚信号在时钟信号的统一控制下，为实现某个操作，芯片上的引脚信号在时钟信号的统一控制下，按一定的时间顺序发出有效信号，这个时间顺序就是时序。按一定的时间顺序发出

21、有效信号，这个时间顺序就是时序。五、时序五、时序 数据总线数据总线 DB控制总线控制总线 CB地址总线地址总线 AB存存储储器器I/O接接口口输输入入设设备备I/O接接口口输输出出设设备备CPU第36页，共84页，编辑于2022年，星期一l描述某一操作过程中，描述某一操作过程中，芯片芯片/总线上有关引脚信号随时间发生变化的关系图，即时序图。总线上有关引脚信号随时间发生变化的关系图，即时序图。六、时序图六、时序图时间时间有有关关引引脚脚信信号号T1T2T3T4A19A0D7D0ALECLKMEMR例例 IBM PC/XT 总线上存储器读周期时序总线上存储器读周期时序第37页，共84页，编辑于20

22、22年，星期一 学习时序的目的学习时序的目的:l 加深对指令执行过程及计算机工作原理的了解。加深对指令执行过程及计算机工作原理的了解。l 设计接口时，需考虑各引脚信号在时序上的配合。设计接口时，需考虑各引脚信号在时序上的配合。第38页，共84页，编辑于2022年，星期一第三节第三节 8088的引脚功能的引脚功能一、一、8088的两种工作模式的两种工作模式二、二、8088在最小模式下的引脚功能在最小模式下的引脚功能第39页，共84页，编辑于2022年，星期一一、一、8088的两种工作模式的两种工作模式 用用8088CPU构成一个系统时，构成一个系统时，根据所连的存储器和外设规模的不同，根据所连的

23、存储器和外设规模的不同，有两种不同的工作模式有两种不同的工作模式:最小模式最小模式 最大模式最大模式第40页，共84页，编辑于2022年，星期一 8088CPU是双列直插式芯片是双列直插式芯片，共有共有40条引脚条引脚;引脚引脚33决定工作模式决定工作模式:接地，最大模式接地，最大模式 接接+5V,最小模式最小模式 在两种模式下引脚在两种模式下引脚2431 有不同的名称和意义有不同的名称和意义8088GNDA14A13A12A11A10A9A8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGND最大组态（最小组态最大组态（最小组态）VCCA15A16/S3A17/S4A1

24、8/S5A19/S6(HIGH)(SSO)MN/MXRDRQ/GT0(HOLD)RQ/GT1(HLDA)LOCK(WR)S2(IO/M)S1(DT/R)S0(DEN)QS0(ALE)QS1(INTA)TESTREADYRESET第41页，共84页，编辑于2022年，星期一l系统规模小系统规模小:只含有一个只含有一个8088CPU不含数字运算协处理器、不含数字运算协处理器、输入输入/输出协处理器输出协处理器l系统的控制总线直接由系统的控制总线直接由8088CPU的控制线供给，的控制线供给，系统中的系统中的总线控制逻辑电路被减少到最小总线控制逻辑电路被减少到最小。1最小模式最小模式第42页，共84

25、页，编辑于2022年，星期一8088 在最小模式下的典型配置在最小模式下的典型配置 参看教材新参看教材新P151 旧旧P143 地址锁存器地址锁存器8282(两片两片)STB OE数据收发器数据收发器OE 8286 T A15A8S6S3/A19A16AD7AD0ALECLKRESETREADYMN/MXVCCGNDGNDDENDT/RIO/MWRRDHOLDHLDAINTRINTANMITESTSSO8088CPU地址总线地址总线数据总线数据总线控制总线控制总线8284A CLKRESETREADY+5V内内存存I/O接口接口第43页，共84页，编辑于2022年，星期一l 系统规模较大系统规

26、模较大:除除8088CPU外，还可以有其它协处理器外，还可以有其它协处理器 如如 数字运算协处理器数字运算协处理器8087 输入输入/输出协处理器输出协处理器8089l 系统的控制总线由总线控制器系统的控制总线由总线控制器8288来提供来提供 8288增强了增强了8088CPU总线的驱动能力总线的驱动能力 将将8088的状态信号的状态信号(S2S0)进行译码，进行译码，提供提供8088对存储器、对存储器、I/O接口进行控制所需的信号接口进行控制所需的信号2最大模式最大模式第44页，共84页，编辑于2022年，星期一8088 在最大模式下的典型配置在最大模式下的典型配置 参看教材新参看教材新P1

27、52 旧旧P144+5V地址锁存器地址锁存器8282(两片两片)STB 数据收发器数据收发器OE 8286T T MRDC 8288 MWTC 总线总线 IORC控制器控制器 IOWC INTA8259A及有关电路及有关电路 A15A8S6S3/A19A16AD7AD0CLKRESETREADYMN/MXVCCRDQS0QS1LOCKTESTHIGHNMIGNDGND8284A CLKDT/RDENALE8088CPU地址总线地址总线数据总线数据总线控制总线控制总线PC总总线线插插槽槽RESETREADYS0S1S2INTRRQ/GT0RQ/GT1第45页，共84页，编辑于2022年，星期一二

28、、二、80888088的引脚功能的引脚功能8088引脚图引脚图 参见教材新参见教材新P173 旧旧P1458088GNDA14A13A12A11A10A9A8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGND最大组态（最小组态）最大组态（最小组态）VCCA15A16/S3A17/S4A18/S5A19/S6(HIGH)(SSO)MN/MXRDRQ/GT0(HOLD)RQ/GT1(HLDA)LOCK(WR)S2(IO/M)S1(DT/R)S0(DEN)QS0(ALE)QS1(INTA)TESTREADYRESET 8088CPU是双列直插式芯片是双列直插式芯片，共有共有4

29、0条引脚条引脚;引脚引脚33决定工作模式决定工作模式:接地，最大模式接地，最大模式 接接+5V,最小模式最小模式 在两种模式下引脚在两种模式下引脚2431 有不同的名称和意义有不同的名称和意义第46页，共84页，编辑于2022年，星期一VCCA15A16/S3A17/S4A18/S5A19/S6SSOMN/MXRDHOLDHLDAWRIO/MDT/RDENALEINTATESTREADYRESET8088GNDA14A13A12A11A10A9A8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGND最小组态最小组态1.电源、时钟和工作模式选择电源、时钟和工作模式选择 Vc

30、c 接接+5V CLK接接4.77MHz 2个个GND接地接地 MN/MX接接+5V 2.访问访问I/O端口、存储器的控制信号端口、存储器的控制信号 IO/M 选择选择I/O或存储器操作或存储器操作 RD 读操作控制读操作控制 WR 写操作控制写操作控制3.地址地址/数据、地址数据、地址/状态复用信号状态复用信号AD7 AD0 地址地址/数据复用信号数据复用信号A15 A8 地址线地址线A19 A16/S6 S3 地址地址/状态复用信号状态复用信号 新新P153 旧旧P1454.地址锁存允许信号地址锁存允许信号ALE8088在最小模式下的引脚和功能在最小模式下的引脚和功能:第47页，共84页，

31、编辑于2022年，星期一VCCA15A16/S3A17/S4A18/S5A19/S6SSOMN/MXRDHOLDHLDAWRIO/MDT/RDENALEINTATESTREADYRESET8088GNDA14A13A12A11A10A9A8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGND最小组态最小组态5.数据允许数据允许DEN、数据传送方向数据传送方向DT/R 6.可屏蔽中断请求可屏蔽中断请求INTR 中断响应中断响应INTA7.非屏蔽中断请求非屏蔽中断请求NMI8.总线保持请求总线保持请求HOLD 总线保持响应总线保持响应HLDA第48页，共84页，编辑于2022

32、年，星期一VCCA15A16/S3A17/S4A18/S5A19/S6SSOMN/MXRDHOLDHLDAWRIO/MDT/RDENALEINTATESTREADYRESET8088GNDA14A13A12A11A10A9A8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGND最小组态最小组态9.准备就绪信号准备就绪信号READY10.检测信号检测信号TEST11.系统状态信号系统状态信号SSO与与IO/M、DT/R 组合反映组合反映当前总线执行的是什么操作当前总线执行的是什么操作12.复位信号复位信号RESET 结束结束CPU当前操作，当前操作，内部内部寄存器恢复初始状

33、态寄存器恢复初始状态 CS=FFFFh,其它为其它为0第49页，共84页，编辑于2022年，星期一第四节第四节 8088 在最小模式下的时序在最小模式下的时序一、一、I/O端口、存储器读周期端口、存储器读周期二、二、I/O端口、存储器写周期端口、存储器写周期 三、三、中断响应周期中断响应周期(在第六章介绍在第六章介绍)第50页，共84页，编辑于2022年，星期一内内存存I/O接口接口8088 在最小模式下的典型配置在最小模式下的典型配置 地址锁存器地址锁存器8282(两片两片)STB OE数据收发器数据收发器OE 8286 T A15A8S6S3/A19A16AD7AD0ALECLKRESET

34、READYMN/MXVCCGNDGNDDENDT/RIO/MWRRDHOLDHLDAINTRINTANMITESTSSO8088CPU地址总线地址总线数据总线数据总线控制总线控制总线8284A CLKRESETREADY+5V第51页，共84页，编辑于2022年，星期一一、一、I/O端口、存储器读周期时序端口、存储器读周期时序 指指8088CPU从从I/O端口或存储器读取数据时，端口或存储器读取数据时，各有关引脚信号随时间变化的情况。各有关引脚信号随时间变化的情况。（参见教材新（参见教材新P158 旧旧P150）数据总线数据总线 DB控制总线控制总线 CB地址总线地址总线 ABAB存存储储器器

35、I/O接接口口输输入入设设备备I/O接接口口输输出出设设备备CPU第52页，共84页，编辑于2022年，星期一8088GNDA14A13A12A11A10A9A8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCA15A16/S3A17/S4A18/S5A19/S6SSOMN/MXRDHOLDHLDAWRIO/MDT/RDENALEINTATESTREADYRESETI/O端口端口、存储器、存储器读读周期时序周期时序T1T2T3T4A19A16/S6S3IO/MA15A8ALERDDT/RDENCLKS6 S3A7 A0 A19A16 D7 D0高高IO 低低Me

36、m AD7AD0第53页，共84页，编辑于2022年，星期一二、二、I/O端口、存储器写周期时序端口、存储器写周期时序 指指8088CPU向向I/O端口或存储器进行写数据时，端口或存储器进行写数据时，各有关引脚信号随时间变化的情况。各有关引脚信号随时间变化的情况。（参见教材新（参见教材新P159 旧旧P151）数据总线数据总线 DB控制总线控制总线 CB地址总线地址总线 ABAB存存储储器器I/O接接口口输输入入设设备备I/O接接口口输输出出设设备备CPU第54页，共84页，编辑于2022年，星期一I/O端口、存储器端口、存储器写写周期时序周期时序T1T2T3T4A19A16/S6S3IO/M

37、A15A8 AD7AD0ALEWRDT/RDENCLKS6 S3A7 A0 A19A16 D7 D0高高IO 低低Mem8088GNDA14A13A12A11A10A9A8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCA15A16/S3A17/S4A18/S5A19/S6SSOMN/MXRDHOLDHLDAWRIO/MDT/RDENALEINTATESTREADYRESET第55页，共84页，编辑于2022年，星期一第五节第五节 总线技术总线技术一、总线概述一、总线概述二、二、PC总线概述总线概述三、三、IBM PC/XT总线总线1.IBM PC/XT总线信号

38、总线信号2IBM PC/XT总线时序总线时序第56页，共84页，编辑于2022年，星期一一、总线概述一、总线概述1.什么是总线什么是总线2.总线标准总线标准3.总线的性能指标总线的性能指标4.总线体系结构总线体系结构5.总线的发展趋势总线的发展趋势第57页，共84页，编辑于2022年，星期一l总线是连接多个功能部件的一组公共信号线总线是连接多个功能部件的一组公共信号线1.1.什么是总线什么是总线数据总线数据总线 DB控制总线控制总线 CB地址总线地址总线 ABAB存存储储器器I/O接接口口输输入入设设备备I/O接接口口输输出出设设备备CPU第58页，共84页，编辑于2022年，星期一l 总线是

39、构成微型计算机应用系统的重要技术，总线是构成微型计算机应用系统的重要技术，总线设计的好坏直接影响总线设计的好坏直接影响:整个微机系统的性能、可靠性、可扩展性和可升级性整个微机系统的性能、可靠性、可扩展性和可升级性第59页，共84页，编辑于2022年，星期一l 对总线插坐的尺寸、引线数目、各引线信号的含义、对总线插坐的尺寸、引线数目、各引线信号的含义、时序和电气参数等作明确规定，这个规定就是总线标准。时序和电气参数等作明确规定，这个规定就是总线标准。2.总线标准（总线规范）总线标准（总线规范）第60页，共84页，编辑于2022年，星期一IBM PC/XT BUSISA 工业标准体系结构工业标准体

40、系结构 (Industrial Standard Architecture)EISA 扩展工业标准体系结构扩展工业标准体系结构 (Extended Industrial Standard Architecture)VESA 视频电气标准协会视频电气标准协会(又称又称VL-bus)(Video Electronics Standards Association)PCI 外部设备互连外部设备互连 (Peripheral Component Interconnect)USB 通用串行总线通用串行总线 (Universal Serial Bus)AGP 图形加速端口图形加速端口(显卡专用线显卡专用线)

41、(Accelerated Graphics Port)PC系列机上采用的总线标准系列机上采用的总线标准：第61页，共84页，编辑于2022年，星期一 机械规范：机械规范：规定总线的根数、插座形状、引脚排列等规定总线的根数、插座形状、引脚排列等 功能规范：功能规范：规定总线中每根线的功能。规定总线中每根线的功能。从功能上，总线分成三组：地址总线、数据总线、控制总线从功能上，总线分成三组：地址总线、数据总线、控制总线 电气规范：电气规范：规定总线中每根线的传送方向、有效电平范围、负载能力等规定总线中每根线的传送方向、有效电平范围、负载能力等 时间规范：时间规范：规定每根线在什么时间有效，通常以时序

42、图的方式进行描述规定每根线在什么时间有效，通常以时序图的方式进行描述l 总线标准的内容总线标准的内容第62页，共84页，编辑于2022年，星期一 便于采用模块化设计方法便于采用模块化设计方法,简化系统设计简化系统设计厂家面向总线设计各种插件板，产品具有通用性，厂家面向总线设计各种插件板，产品具有通用性，用户可灵活选购必要的插件板构成所需的系统。用户可灵活选购必要的插件板构成所需的系统。便于系统的扩充和升级便于系统的扩充和升级一个插件板只要满足总线标准，一个插件板只要满足总线标准，就可连接到带有这种总线标准的计算机系统中。就可连接到带有这种总线标准的计算机系统中。加插功能卡加插功能卡 扩充系统功

43、能扩充系统功能研制新的插件板研制新的插件板 更新系统功能更新系统功能l 采用标准总线的优点采用标准总线的优点第63页，共84页，编辑于2022年，星期一l总线是接口的直接承受对象总线是接口的直接承受对象在介绍硬件接口电路之前介绍总线标准及时序的原因在介绍硬件接口电路之前介绍总线标准及时序的原因第64页，共84页，编辑于2022年，星期一l计算机总线主要是负责计算机各模块间的数据传送计算机总线主要是负责计算机各模块间的数据传送 总线性能的衡量也是围绕这一职能而定义、测试和比较总线性能的衡量也是围绕这一职能而定义、测试和比较3.总线的性能指标总线的性能指标数据总线数据总线 DB控制总线控制总线 C

44、B地址总线地址总线 ABAB存存储储器器I/O接接口口输输入入设设备备I/O接接口口输输出出设设备备CPU第65页，共84页，编辑于2022年，星期一 总线工作频率总线工作频率 MHz 总线宽度总线宽度 bit 指总线每次能传输数据的最大位数指总线每次能传输数据的最大位数 总线传输率总线传输率 MB/s 总线传输率总线传输率=总线工作频率总线工作频率 总线宽度总线宽度/8/N其中其中:N为为完成一次数据传送所需的时钟周期数完成一次数据传送所需的时钟周期数 信号线数信号线数 指指AB、DB、CB线数的总和线数的总和 信号线数与性能无正比关系，但与复杂程度成正比信号线数与性能无正比关系，但与复杂程

45、度成正比l 总线的主要性能指标总线的主要性能指标第66页，共84页，编辑于2022年，星期一 数据数据/地址总线的多路复用和非多路复用地址总线的多路复用和非多路复用 复用指一根线上分时传送多种信号复用指一根线上分时传送多种信号,即一线多用即一线多用.数据传输方式数据传输方式 同步方式同步方式,异步方式异步方式,半同步方式半同步方式 负载能力负载能力 总线带负载的能力总线带负载的能力,常用可连接的扩增电路板数表示。常用可连接的扩增电路板数表示。总线控制方式总线控制方式 主要指突发传输、并发工作、自动配置、仲裁方法、中断方式等主要指突发传输、并发工作、自动配置、仲裁方法、中断方式等.其它指标其它指

46、标 电源电压等级电源电压等级(5V或或3.3V);能否扩展为能否扩展为64位等位等第67页，共84页，编辑于2022年，星期一l 单总线体系结构单总线体系结构 指微机中所有模块都连接在单一总线上。指微机中所有模块都连接在单一总线上。如早期的如早期的IBM PC、XT机：采用机：采用IBM PC/XT总线总线l 多总线体系结构多总线体系结构 指微机中采用多种总线，指微机中采用多种总线，各模块按数据传输速率的不同，连接不同的总线上。各模块按数据传输速率的不同，连接不同的总线上。如如Pentium 微机微机:内部有内部有 ISA、PCI、AGP等。等。4.总线体系结构总线体系结构第68页，共84页，

47、编辑于2022年，星期一单总线结构单总线结构(IBM PC/XT主板示意图主板示意图)8088CPUROMRAM键盘键盘接口接口扬声器扬声器接口接口地址锁存器地址锁存器数据驱动器数据驱动器总线控制器总线控制器8288中断控制器中断控制器8259ADMA控制器控制器时钟时钟控制器控制器电源及其他电源及其他辅助电路辅助电路PC/XT总总 线线 插插 槽槽 1PC/XT总总 线线 插插 槽槽 2PC/XT总总 线线 插插 槽槽 3PC/XT总总 线线 插插 槽槽 8、显示卡显示卡多功能卡多功能卡实验箱实验箱驱动卡驱动卡第69页，共84页，编辑于2022年，星期一550MHzIDE2Pentium I

48、II北桥北桥440BXAGP南桥南桥PIIX4ECMOS&RTCUSB超级超级I/OIDE1COM1COM2LPT1550MHzL1CacheL2Cache处理机总线处理机总线 100MHz100MHzPCI 总线总线 33MHzPCI 插槽插槽ISA 插槽插槽ISA总线总线 8MHz内存条内存条ROM BIOS显显示示器器硬盘硬盘光驱光驱软驱软驱键盘鼠标键盘鼠标打印机打印机MODEM66MHz显卡显卡多多总总线线结结构构第70页，共84页，编辑于2022年，星期一l不断提高传输速率不断提高传输速率 几几MB/s 几百几百MB/sl不断降低功耗不断降低功耗 电源电源5.0V 3.0V 1.6V

49、 ;采用休眠技术采用休眠技术l智能化、层次化智能化、层次化 支持即插即用支持即插即用;多总线结构多总线结构 5.总线的发展趋势总线的发展趋势第71页，共84页，编辑于2022年，星期一二、二、PC总线概述总线概述 PC机在主板上设置一些标准扩展插槽，机在主板上设置一些标准扩展插槽，用来扩充用来扩充PC机功能，这些插槽统称为机功能，这些插槽统称为PC总线。总线。第72页，共84页，编辑于2022年，星期一1244.774.77第73页，共84页，编辑于2022年，星期一三、三、IBM PC/XT总线总线教材新教材新P266 旧旧P2621.IBM PC/XT总线信号总线信号2.IBM PC/XT

50、总线时序总线时序第74页，共84页，编辑于2022年，星期一1.IBM PC/XT总线信号总线信号第75页，共84页，编辑于2022年，星期一IBM PC/XT总线插槽引脚信号总线插槽引脚信号GNDRESET+5VIRQ2-5VDRQ2-12V+12VGNDMEMWMEMRIOWIORDACK3DRQ3DACK1DRQ1DACK0CLOCKIRQ7IRQ6IRQ5IRQ4IRQ3DACK2T/CALE+5VOSCGNDI/O CH CKD7D6D5D4D3D2D1D0I/O CH RDYAENA19A18A17A16A15A14A13A12A11A10A9A8A7A6A5A4A3A2A1A0