第2章-可编程逻辑器件设计方法.pdf

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1、可编程逻辑器件原理 主主 讲：何宾讲：何宾 Email： 2013.09 LOGO 内容概述 可编程逻辑器件（Programmable Logic Device，PLD）产生于上世纪70年代，是在专用集成电路（Application Specific Integrated Circuit,ASIC）基础上发展起来的一种新型逻辑器件，是当今数字系统设计的主要硬件平台。其其主要主要特点特点表现表现在基于芯片内提供的通用逻辑设计资源和互在基于芯片内提供的通用逻辑设计资源和互连线，设计者可以在芯片内“定制”数字硬件系统。连线，设计者可以在芯片内“定制”数字硬件系统。注意：由于注意：由于XilinxXi

2、linx将模拟器件也定制到了数字硬件系统中，所以，设计者将模拟器件也定制到了数字硬件系统中，所以，设计者可以在芯片内“定制”数字和模拟混合系统。可以在芯片内“定制”数字和模拟混合系统。可编程逻辑器件制造工艺 熔丝连接技术（PROM）在在这种技术的器件中，所有逻辑的连接都是靠熔丝这种技术的器件中，所有逻辑的连接都是靠熔丝连接的连接的。熔丝器件是一次可编程的，一旦编程，永久不能熔丝器件是一次可编程的，一旦编程，永久不能改变。改变。思考题：这种工艺的优势和劣势？思考题：这种工艺的优势和劣势？可编程逻辑器件制造工艺 反熔丝连接技术 反熔丝技术和熔丝技术相反，在未编程时反熔丝技术和熔丝技术相反，在未编程

3、时，未，未编程时，成高阻编程时，成高阻状态。编程结束后，形成连接。反熔丝器件是一次可编程的，一状态。编程结束后，形成连接。反熔丝器件是一次可编程的，一旦编程，永久不能改变旦编程，永久不能改变。（注：优势和劣势和前面一样）（注：优势和劣势和前面一样）可编程逻辑器件制造工艺 SRAM技术 基于静态存储器基于静态存储器SRAM的可编程器件，值被保存在的可编程器件，值被保存在SRAM的晶的晶体管中。只要供电，器件信息体管中。只要供电，器件信息就不会就不会丢失。特点：丢失。特点：（1）SRAM存储数据需要消耗大量的硅存储数据需要消耗大量的硅面积面积 （2）断电）断电后数据丢失后数据丢失。（3）这种）这种

4、器件可以反复的编程和修改器件可以反复的编程和修改。绝大多数的绝大多数的FPGA都采用这种工艺，这就是为什么都采用这种工艺，这就是为什么FPGA外部都外部都需要有一个需要有一个PROM芯片来保存设计代码的原因。芯片来保存设计代码的原因。思考题：此处所说的“设计代码”的含义是什么？思考题：此处所说的“设计代码”的含义是什么？可编程逻辑器件制造工艺 WL BL V DD M 5 M 6 M 4 M 1 M 2 M 3 BL Q Q 配置控制 读/写控制 数据IO 可编程逻辑器件制造工艺 掩膜技术（ROM）ROM是非易失性是非易失性的器件。系统的器件。系统断电后，信息被保留在存储单断电后，信息被保留在

5、存储单元中元中。ROM单元保存了行和列数据，形成一个阵列，每一列有负单元保存了行和列数据，形成一个阵列，每一列有负载电阻使其保持逻辑载电阻使其保持逻辑1，每个行列的交叉有一个，每个行列的交叉有一个关联晶体管关联晶体管和一个和一个掩膜连接掩膜连接。其特点：。其特点：（1）可以读出信息，）可以读出信息，但是不能写入信息但是不能写入信息。（2）这种技术实现代价）这种技术实现代价比较高比较高，在实际中很少，在实际中很少使用。使用。可编程逻辑器件制造工艺 掩膜技术（ROM）A0An-1 W0 W(2n-1)可编程逻辑器件制造工艺 PROM技术（熔丝连接）PROM是非易失性的，系统断电后，信息被保留在存储

6、单元中是非易失性的，系统断电后，信息被保留在存储单元中。PROM单元保存了行和列数据，形成一个阵列，每一列有负载电单元保存了行和列数据，形成一个阵列，每一列有负载电阻使其保持逻辑阻使其保持逻辑1，每个行列的交叉有一个关联晶体管和一个掩膜，每个行列的交叉有一个关联晶体管和一个掩膜连接连接。特点：。特点：（1）PROM器件可以编程一次，以后只能读数据而不能写入器件可以编程一次，以后只能读数据而不能写入新的数据。新的数据。（2）如果可以多次编程就成为）如果可以多次编程就成为EPROM，EEPROM技术。技术。可编程逻辑器件制造工艺 可编程逻辑器件制造工艺 FLASH技术 FLASH技术的芯片的檫除的

7、速度比技术的芯片的檫除的速度比PROM技术要快的多。技术要快的多。FLASH技术可采用多种结构，与技术可采用多种结构，与EPROM单元类似的具有一个浮单元类似的具有一个浮置栅晶体管单元和置栅晶体管单元和EEPROM器件的薄氧化层特性。器件的薄氧化层特性。可编程逻辑器件内部结构-PROM O 0 I 3 I 2 I 1 I 0 O 1 O 2 O 3 固定固定的与阵列的与阵列 可编程或阵列可编程或阵列 可编程逻辑器件内部结构-PAL 可编程与阵列可编程与阵列 固定的或阵列固定的或阵列 可编程逻辑器件内部结构-PLA 可编程与阵列可编程与阵列 可编程或阵列可编程或阵列 可编程逻辑器件内部结构-CP

8、LD CPLD 由完全可编程的与/或阵列以及宏单元库构成。与与/或阵列是可重新编程的，可以实现多种逻辑功能或阵列是可重新编程的，可以实现多种逻辑功能。宏单元可宏单元可实现组合或时序逻辑的功能模块，同时实现组合或时序逻辑的功能模块，同时还提供了还提供了真值真值或补码输出和以不同的路径反馈等额外的灵活性。或补码输出和以不同的路径反馈等额外的灵活性。可编程逻辑器件内部结构-CPLD XC9500 CPLD内部结构 CPLD芯片内部结构-功能块 FB内部使用积之和表示式（SOP）描述 CPLD芯片内部结构-功能块 可编程与阵列 36个输入提供了个输入提供了72个真和互补个真和互补信号，连接到信号，连接

9、到可编程的“与”可编程的“与”阵阵列，可以生成生成列，可以生成生成90个乘积项个乘积项。乘积项分配器 最多最多可用的可用的90个乘积项可以通过乘积项分配器分配到一个每个个乘积项可以通过乘积项分配器分配到一个每个宏单元宏单元。宏单元 CPLD芯片内部结构-宏单元 组合逻辑 触发器资源 全局设置/复位 全局时钟 乘积项时钟 乘积项复位 乘积项OE 至I/O块 到快速连接矩阵 额外的乘积项，来自其它宏 额外的乘积项，来自其它宏 乘积项设置 乘积项 分配器 CPLD芯片内部结构-快速连接矩阵 快速连接矩阵 功能块 功能块 I/O块 I/O块 线与 CPLD芯片内部结构-IO逻辑 到快速连接矩阵 到其他

10、宏单元 上拉电阻 用户可编程 地 抖动率 控制 I/O块 全局 OE 1 全局 OE 2 全局 OE 3 全局 OE 4 乘积项OE 宏单元 CPLD芯片内部结构-IO块 可编程逻辑器件内部结构-FPGA芯片的内部结构 现场可编程门阵列(Field Programmable Gate Array,FPGA)是在PAL、GAL、EPLD、CPLD等可编程器件的基础上进一步发展起来的，它是作为ASIC领域中的一种半定制电路而出现的。解决解决了定制电路的不足，又了定制电路的不足，又克服克服了原有可编程器件门电路有了原有可编程器件门电路有限的缺点。限的缺点。可编程逻辑器件内部结构-FPGA芯片的内部结

11、构 FPGA需要被反复烧写，它实现组合逻辑的基本结构不可能像ASIC那样通过固定的与非门来完成，而只能采用一种易于反复配置的结构。目前主流FPGA都采用了基于SRAM工艺的查找表结构，也有一些军品和宇航级FPGA采用Flash或者熔丝与反熔丝工艺的查找表结构。FPGA芯片的内部结构-查找表 由布尔代数理论可知，对于一个n输入的逻辑运算，不管是与或非运算还是异或运算等等，最多只可能存在2n种结果。如果如果事先将相应的结果存放于一事先将相应的结果存放于一个存贮个存贮单元，就相当于实现了单元，就相当于实现了与非门电路的功能。与非门电路的功能。FPGA通过通过烧写烧写文件，配置文件，配置查找表的查找表

12、的内容。从而，在内容。从而，在相同的电相同的电路情况下实现了不同的逻辑路情况下实现了不同的逻辑功能。功能。FPGA芯片的内部结构-4输入查找表 实际逻辑电路实际逻辑电路 LUT实现方式实现方式 a,b,c,d输入输入 逻辑输出逻辑输出 RAM地址地址 RAM中存储内容中存储内容 0000 0 0000 0 0001 0 0001 0.1111 1 1111 1 FPGA芯片的内部结构-4输入查找表 查找表（Look-Up-Table）简称为LUT，LUT本质上就是一个RAM。目前目前,FPGA中多使用中多使用4输入的输入的LUT，所以每一个，所以每一个LUT可以看成可以看成一个有一个有4位地址

13、线的位地址线的RAM。设计者通过原理图或设计者通过原理图或HDL语言描述了一个语言描述了一个逻辑电路后逻辑电路后，PLD/FPGA开发软件会自动计算逻辑电路的所有可能结果，并把真值开发软件会自动计算逻辑电路的所有可能结果，并把真值表（即结果）事先写入表（即结果）事先写入RAM。这样。这样，每输入一个信号进行逻辑运，每输入一个信号进行逻辑运算就等于输入一个地址进行查表，找出地址对应的内容，然后输算就等于输入一个地址进行查表，找出地址对应的内容，然后输出即可。出即可。FPGA芯片的内部结构-4输入查找表 LUT具有和逻辑电路相同的功能。实际上，LUT具有更快的执行速度和更大的规模。LUT具有下面的

14、特点：（1）LUT实现组合逻辑的功能由输入决定，而不是实现组合逻辑的功能由输入决定，而不是由复杂度由复杂度决定。决定。（2）LUT实现组合逻辑有固定的实现组合逻辑有固定的传输延迟。传输延迟。FPGA芯片的内部结构-6输入查找表 多年以来，四输入 LUT 一直是业界标准。但是，在65nm工艺条件下，相较于其它电路（特别是互连电路），LUT 的常规结构大大缩小。（1）一个具有四倍比特位的六输入）一个具有四倍比特位的六输入LUT(6-LUT)仅仅将仅仅将 CLB 面积提高了面积提高了15%-但是平均而言，每个但是平均而言，每个 LUT 上可集成的逻辑数量上可集成的逻辑数量却增加了却增加了40%。（2

15、）更更高的逻辑密度通常可以降低级联高的逻辑密度通常可以降低级联 LUT 的数目，并且的数目，并且改进关键路径延迟性能。改进关键路径延迟性能。FPGA芯片的内部结构-6输入查找表 新一代的FPGA 提供了真正的 6-LUT，可以将它用作逻辑或者分布式存储器，这时 LUT是一个64 位的分布式 RAM（甚至双端口或者四端口）或者一个32 位可编程移位寄存器。每个每个 LUT 具有两个输出，从而实现了五个变量的两个逻辑函具有两个输出，从而实现了五个变量的两个逻辑函数，存储数，存储32 x 2 RAM 比特，或者作为比特，或者作为16 x 2-bit 的移位寄存器进行的移位寄存器进行工作。工作。FPG

16、A芯片的内部结构-6输入查找表 4/6输入LUT实现8:1多路复用器的原理 FPGA芯片的内部结构(6输入查找表)对 FPGA芯片的内部结构-6输入查找表 XilinxSpartan-6 FPGA芯片的内部版图结构，随着FPGA集成度的不断增加，其功能不断的增强，新一代的FPGA芯片内部结构包含:GTP收发器收发器 CLB单元单元 PCI-E块块 IO组组 存储器存储器控制块控制块 块块存储器存储器 DSP模块模块 时钟时钟管理模块等管理模块等资源资源 FPGA芯片的内部结构-可配置逻辑块（CLB）可配置的逻辑块（Configurable Logic Block，CLB）包含两个包含两个Sli

17、ce 连接到开关阵列连接到开关阵列用于用于 布线布线到其它到其它FPGA资源资源 进位链垂直通过进位链垂直通过Slice0 Switch Matrix Slice0 Slice1 CIN COUT FPGA芯片的内部结构-CLB 可配置的逻辑块（Configurable Logic Block,CLB）是主 要的逻辑资源，用于实现顺序和组合逻辑电路。每个每个CLB连接到一个开关矩阵用于访问通用的布线资源连接到一个开关矩阵用于访问通用的布线资源。一一个个CLB包含一对切片包含一对切片Slice。这这两个切片没有直接的相互连接，每个切片通过列组织在两个切片没有直接的相互连接，每个切片通过列组织在一

18、一起。起。对于对于每个每个CLB，CLB底下的切片标号为底下的切片标号为LICE(0)，CLB上面上面的切片标号为的切片标号为SLICE(1)。FPGA芯片的内部结构-可配置逻辑块（CLB）SLICEM:充分的slice LUT能用于逻辑和存储器能用于逻辑和存储器/SRL 有宽的多路复用器和进位链有宽的多路复用器和进位链 SLICEL:只有逻辑和算术运算 LUT 只能用于逻辑只能用于逻辑(不能用于存储器不能用于存储器)有宽的多路复用器和进位链有宽的多路复用器和进位链 SLICEX:只有逻辑 LUT 只能用于逻辑只能用于逻辑(不能用于存储器不能用于存储器)没有宽的多路复用器和进位链没有宽的多路复

19、用器和进位链 SLICEX SLICEM SLICEX SLICEL 或者或者 FPGA芯片的内部结构-CLB FPGA芯片的内部结构-CLB X后面的数字标识切片对内每个切片的位置，以及切片列的位置。X编号计算切片位置从底部以编号计算切片位置从底部以顺序顺序0，1开始计算（第开始计算（第1列列CLB）；）；2，3(第第2列列CLB)Y编号后的数字标识切片的行位置。FPGA芯片的内部结构-CLB 四个LUTs 8个存储元素 4个触发器个触发器/锁存器锁存器 4个触发器个触发器 F7MUX和F8MUX 间接到间接到LUT输出创建多功能输出创建多功能 输出能驱动触发器输出能驱动触发器/锁存器锁存器

20、 进位链(只有Slice0)连接到连接到LUT和和4个触发器个触发器/锁存器锁存器 LUT/RAM/SRL LUT/RAM/SRL LUT/RAM/SRL LUT/RAM/SRL 0 1 FPGA芯片的内部结构-可配置逻辑块（CLB）LUT6 8个寄存器个寄存器 进位逻辑进位逻辑 多功能的多路复用多功能的多路复用 分布式分布式RAM/SRL逻辑逻辑 SliceM(25%)SliceL(25%)SliceX(50%)LUT6 8 个寄存器个寄存器 进位逻辑进位逻辑 多功能的多路复用多功能的多路复用 LUT6 为逻辑进行优化为逻辑进行优化 8个寄存器个寄存器 混合选择混合选择Slice，用于在成本

21、、功耗和性能之间进行权衡，用于在成本、功耗和性能之间进行权衡 FPGA芯片的内部结构-可配置逻辑块（CLB）带有双输出的6输入LUT 5-LUT D A5 A4 A3 A2 A1 5-LUT D A5 A4 A3 A2 A1 A6 A5 A4 A3 A2 A1 O6 O5 6-LUT 带有5个公共输入的LUT 输入输入LUTLUT的最小速度的影响的最小速度的影响 1 1个或两个输出个或两个输出 六个变量的任何函数或者六个变量的任何函数或者 5 5变量的两个独立的函数变量的两个独立的函数 Slice触发器触发器和锁存器和锁存器-触发器触发器/锁存器控制锁存器控制 所有的触发器和触发器/锁存器共享

22、相同的CLK,SR和CE信号 这是指触发器的这是指触发器的“控制设置”。“控制设置”。CE 和和SR是高是高有效。有效。CLK能在能在Slice边界上进行边界上进行反转。反转。设置/复位(SR)信号能被配置为同步或者异步 所有的所有的4个触发器个触发器/锁存器锁存器配置。配置。所有的所有的4个触发器个触发器配置。配置。SR将使触发器触发器设置为SRINIT属性所指定的状态 D CE SR Q CK D CE SR Q CK D CE SR Q CK D CE SR Q CK DFF/LATCH AFF/LATCH AFF DFF D 可配置逻辑块（CLB）-配置配置LUT为移位寄存器（为移位寄

23、存器（SRL）D Q CE D Q CE D Q CE D Q CE LUT D CE CLK A4:0 Q Q31(cascade out)LUT FPGA芯片的内部结构-时钟资源 Spartan-6的FPGA时钟资源包含下面四种类型的连接 全局时钟输入引脚全局时钟输入引脚(GCLK)；全局时钟复用开关（全局时钟复用开关（BUFG,BUFGMUX）I/O时钟缓冲区（时钟缓冲区（BUFIO2,BUFIO2_2CLK,BUFPLL）水平的时钟布线缓冲区（水平的时钟布线缓冲区（BUFH）FPGA芯片的内部结构-时钟资源 Spartan-6的的FPGA包含两种类型的时钟包含两种类型的时钟网络网络 提

24、供了提供了16个高速，低抖动的全局时钟资源来优化性能。这些个高速，低抖动的全局时钟资源来优化性能。这些资源通过资源通过EDA软件工具自动的使用。软件工具自动的使用。提供了提供了40个超高速、低抖动的个超高速、低抖动的I/O区域时钟资源。用于服务区域时钟资源。用于服务本地的本地的I/O串行串行/解串行电路。解串行电路。FPGA芯片的内部结构-时钟资源 在Spartan-6 FPGA内有16个全局时钟缓冲区 允许允许时钟分布到晶圆上潜在的每个需要时钟分布到晶圆上潜在的每个需要时钟驱动时钟驱动的元素。的元素。16个HCLK线连接时钟信号到 每一行的逻辑资源 HCLK线能被下面驱动 全局时钟缓冲区全局

25、时钟缓冲区 DCM输出输出 PLL输出输出 FPGA芯片的内部结构 -I/O时钟网络时钟网络 特殊的时钟网络专用于I/O逻辑资源 独立于全局时钟资源独立于全局时钟资源 最大速度最大速度1 GHz 用于I/O逻辑个源 BUFIO2:用于高速专用的用于高速专用的I/O时钟信号时钟信号 BUFPLL:用于用于CMT内内PLL所驱动的时钟所驱动的时钟 P N CMT PLL IO块块 IOLOGIC P N BUFIO2 BUFPLL P N P N IOLOGIC IOLOGIC IOLOGIC FPGA芯片的内部结构-时钟资源 FPGA芯片的内部结构-BRAM 18 kb大小 能分割成两个单独的能

26、分割成两个单独的9kb的存储器的存储器 性能达到300 MHz 多重配置选项 真正的双端口，简单双端口，单端口真正的双端口，简单双端口，单端口 两个单独的端口访问公共数据 独立的地址、时钟、写实能、时钟使能独立的地址、时钟、写实能、时钟使能 每个端口独立的宽度每个端口独立的宽度 字节写使能 Dual-Port BRAM 18k存储器存储器 FPGA芯片的内部结构-BRAM 更多的BRAMs 比比Spartan-3A平台平台有多有多2倍倍的的BRAM到到逻辑单元的比率逻辑单元的比率 等多的端口灵活性 18K能分割成能分割成 9K BRAM块，能独立的块，能独立的 寻址寻址 改善缓冲，缓存及数据存

27、储 对于嵌入式处理和通信协议来说，非常的卓越对于嵌入式处理和通信协议来说，非常的卓越 使得使得DSP块能提供更高效的视频和监控算法块能提供更高效的视频和监控算法 更低的静态功耗 OR9K BRAM9K BRAM18K BRAMFPGA芯片的内部结构-存储器控制器 只用低成本的FPGA带有”硬“存储器控制器 保证存储器接口性能提供 减少工程和电路板的设计减少工程和电路板的设计时间。时间。支持支持DDR,DDR2,DDR3和和LP DDR 对于每个存储器控制器，最大达到对于每个存储器控制器，最大达到 12.8Mbps的的带宽。带宽。自动校准功能 用于用户接口的多端口结构 来自结构的来自结构的6个个

28、32位的可编程位的可编程端口。端口。控制器接口到控制器接口到4,8或者或者16位的存储器位的存储器设备。设备。DRAMSRAMFLASHEEPROMDRAMSRAMFLASHEEPROMSpartan-6Spartan-6DRAMDDRDDR2DDR3LP DDRDRAMDRAMDDRDDR2DDR3LP DDRFPGA芯片的内部结构-存储器控制器 新的硬块存储器控制器 每个器件最多每个器件最多4个控制器个控制器 为什么一个硬存储器块?非常普通的设计元件非常普通的设计元件 多个客户利益多个客户利益 客户要求客户要求 Spartan-6硬块存储器控制器好处硬块存储器控制器好处 高性能高性能 最大

29、最大800 Mbps 低成本低成本 节省软件逻辑，更小的晶圆节省软件逻辑，更小的晶圆 低功耗低功耗 专用的逻辑专用的逻辑 更加容易设计更加容易设计 时序收敛不再是一个问题时序收敛不再是一个问题 可配置的多端口用户接口可配置的多端口用户接口 核生成器核生成器/MIG向导和向导和EDK支持支持 FPGA芯片的内部结构-DSP48A1 Slice FPGA芯片的内部结构-输入/输出块 可编程输入/输出单元简称I/O单元，是芯片与外界电路的接口部分，完成不同电气特性下对输入/输出信号的驱动与匹配要求。FPGA I/O按组分类，每组按组分类，每组都能够都能够独立地支持不同的独立地支持不同的I/O标准标准

30、。通过通过软件的灵活软件的灵活配置：配置：可可适配不同的适配不同的电气电气标准与标准与I/O物理物理特性特性 可以可以调整调整驱动电流驱动电流的的大小大小 可以可以改变上、下拉改变上、下拉电阻。电阻。FPGA芯片的内部结构-输入/输出块 所有的I/O都在芯片的边沿上 I/O被分组成块 每块包含每块包含30 83个个 I/O 每个边上每个边上8个时钟引脚个时钟引脚 公共的公共的VCCO,VREF 只能在Bank0和Bank2使用差分驱动器 所有块能使用差分接收器所有块能使用差分接收器 所有的块能使用片上端接所有的块能使用片上端接 FPGA芯片的内部结构-输入/输出块 每个I/O对上两个IOLOG

31、IC块 主和从主和从 能独立操作或者串联能独立操作或者串联 每个IOLOGIC包含 IOSERDES 并行到串行转换器并行到串行转换器(串行化器串行化器)串行到并行转换器（解串器）串行到并行转换器（解串器）IODELAY 可选的细粒度延迟可选的细粒度延迟 SDR和和DDR资源资源 FPGA芯片的内部结构-输入/输出块 电力资源 N P LVDS 端接 逻辑资源 到FPGA结构的互联 Master IOSERDES IODELAY IOLOGIC Slave IOSERDES IODELAY IOLOGIC FPGA芯片的内部结构-输入/输出块（支持40多种I/O标准）每个每个输入是输入是3.3

32、 V兼容兼容 LVCMOS(3.3 V,2.5 V,1.8 V,1.5 V,和和1.2 V)LVCMOS_JEDEC LVPECL(3.3 V,2.5 V)PCI I2C*HSTL(1.8 V,1.5 V;Classes I,II,III,IV)DIFF_HSTL_I,DIFF_HSTL_I_18 DIFF_HSTL_II*SSTL(2.5 V,1.8 V;Classes I,II)DIFF_SSTL_I,DIFF_SSTL18_I DIFF_SSTL_II*LVDS,Bus LVDS RSDS_25(点对点点对点)容易 和 更灵活的 I/O设计!FPGA芯片的内部结构-布线资源 互联是FPG

33、A内用于在功能元件（比如IOB，CLB，DSP和BRAM）的输入和输出信号通路的可编程网络。互联也称为布线，被分段用于最优的连接。Spartan-6 FPGA CLB在在FPGA内以规则的阵列排列内以规则的阵列排列。如下。如下图，图，每个到开关矩阵的连接用来访问通用的布线每个到开关矩阵的连接用来访问通用的布线资源资源。FPGA芯片的内部结构-布线资源 可编程逻辑器件内部结构 思考题：为什么把这些器件叫做可编程逻辑器件，其可编程思考题：为什么把这些器件叫做可编程逻辑器件，其可编程主要主要体现在哪些方面体现在哪些方面?CPLD和FPGA的比较 FPGA和CPLD都是可编程逻辑器件,有很多共同特点，

34、但由于和FPGA结构上的差异,具有各自的特点：1.CPLD更适合完成各种算法和组合逻辑更适合完成各种算法和组合逻辑,FPGA更更适合于适合于完完成时序逻辑。换句话说成时序逻辑。换句话说,更适合于更适合于触发器丰富触发器丰富的结构的结构,而而CPLD更适合于触发器有限而乘积项更适合于触发器有限而乘积项丰富的丰富的结构结构。2.CPLD的连续式布线结构决定了它的时序延迟是均匀的和的连续式布线结构决定了它的时序延迟是均匀的和可预测的可预测的,而而FPGA的分段式布线结构决定了其延迟的不可预测性。的分段式布线结构决定了其延迟的不可预测性。CPLD和FPGA的比较 3.在在编程上编程上FPGA比比CPL

35、D具有更大的灵活性具有更大的灵活性。CPLD通过通过修改具有固定内连电路的逻辑功能来修改具有固定内连电路的逻辑功能来编程编程。FPGA主要通过改变内部连线的布线来主要通过改变内部连线的布线来编程。编程。FPGA可在逻辑门下编程可在逻辑门下编程 CPLD是在逻辑块下编程。是在逻辑块下编程。4.FPGA的集成度比的集成度比CPLD高高,具有更复杂的布线结构和逻辑实具有更复杂的布线结构和逻辑实现。现。CPLD和FPGA的比较 5.CPLD比比FPGA使用起来更方便使用起来更方便。CPLD的编程采用的编程采用E2PROM或或FASTFLAS技术技术,无需外部存储器无需外部存储器芯片芯片,使用简单。使用

36、简单。而而FPGA的编程信息需存放在外部存储器上的编程信息需存放在外部存储器上,使用方法复杂使用方法复杂。6.CPLD的速度比的速度比FPGA快快,并且具有较大的时间可预测性。并且具有较大的时间可预测性。FPGA是门级编程是门级编程,并且并且CLB之间采用分布式互联之间采用分布式互联 CPLD是逻辑块级编程是逻辑块级编程,并且其逻辑块之间的互联是集总式的并且其逻辑块之间的互联是集总式的。CPLD和FPGA的比较 7.编程方式编程方式 CPLD主要是基于主要是基于E2PROM或或FLASH存储器编程存储器编程,编程次数可达编程次数可达1万次万次,优优点是系统断电时编程信息也不丢失点是系统断电时编

37、程信息也不丢失。CPLD又可分为在编程器上编程和又可分为在编程器上编程和在系统编程两类。在系统编程两类。FPGA大部分是基于大部分是基于SRAM编程编程,编程信息在系统断电时丢失编程信息在系统断电时丢失,每次上电时每次上电时,需从器件外部将编程。数据重新写入需从器件外部将编程。数据重新写入SRAM中。其优点是可以编程任意中。其优点是可以编程任意次次,可在工作中快速编程可在工作中快速编程,从而实现板级和系统级的动态配置。从而实现板级和系统级的动态配置。CPLD和FPGA的比较 8.保密性保密性 CPLD保密性保密性好。好。FPGA保密性差。保密性差。9、功耗、功耗 一般情况下一般情况下,CPLD

38、的功耗要比的功耗要比FPGA大大,且集成度越高越明显且集成度越高越明显。Xilinx公司可编程逻辑器件-CPLD Xilinx公司目前有两大类CPLD产品 CoolRunner系列系列 CoolRunner系列中又包含系列中又包含CoolRunner-II和和CoolRunnerXPLA3两个系列。两个系列。XC9500系列系列 XC9500系列中又包含系列中又包含XC9500XL和和XC9500两个系列。两个系列。Xilinx公司可编程逻辑器件-FPGA Xilinx公司目前有两大类主流FPGA产品 Spartan系列系列 主要面向低成本的中低端应用，是目前业界成本最低的一类主要面向低成本的

39、中低端应用，是目前业界成本最低的一类FPGA；目目前主流的芯片包括：前主流的芯片包括：Spartan-2、Spartan-2E、Spartan-3、Spartan-3A、Spartan-3E和和Spartan6等种类。等种类。Virtex系列系列 主要面向高端应用，属于业界的顶级产品主要面向高端应用，属于业界的顶级产品。目前主流芯片：。目前主流芯片：Virtex-2（即将停产）、（即将停产）、Virtex-4、Virtex-5、Virtex-6。Xilinx公司可编程逻辑器件-7系列FPGA Xilinx公司可编程逻辑器件-7系列FPGA 赛灵思的 7 系列产品充分利用 28nm 工艺技术所具

40、备的全新高介金属栅及高性能、低功耗等众多优异特性。7 系列系列 FPGA 使设计人员能够针对每个市场的目标应用使设计人员能够针对每个市场的目标应用以适当以适当的价格匹配合适的的价格匹配合适的 I/O 支持、性能、特性量、封装支持、性能、特性量、封装及功耗及功耗等等。使使设计人员不但能够实现低功耗，最大限度地设计人员不但能够实现低功耗，最大限度地发挥发挥工艺技术的工艺技术的可用性能，而且还能够使生产率实现可用性能，而且还能够使生产率实现最大化。最大化。Xilinx公司可编程逻辑器件-Ultrascale FPGA Xilinx公司PROM器件-概述 Xilinx公司的Platform Flash

41、 PROM能为所有型号Xilinx FPGA提供非易失性存储。全全系列系列PROM的容量范围为的容量范围为1Mbit到到32Mbit，兼容任何一款，兼容任何一款Xilinx的的FPGA芯片，具备完整的工业温度特性，支持芯片，具备完整的工业温度特性，支持IEEE1149.1所定义的所定义的JTAG边界扫描协议。边界扫描协议。Xilinx公司PROM器件-概述 PROM芯片可以分成3.3V核电压的 系列和1.8V核电压的系列两大类。前者主要面向底端引用，串行传输数据，且容量较小，不具备前者主要面向底端引用，串行传输数据，且容量较小，不具备数据压缩的数据压缩的功能。功能。后者后者主要面向高端的主要面

42、向高端的FPGA芯片，支持并行配置、设计修订芯片，支持并行配置、设计修订（Designing Revisioning）和数据压缩（）和数据压缩（Compression）等高级）等高级功能，以容量大、速度快功能，以容量大、速度快著称著称。Xilinx公司PROM器件-概述 习题 1、说明可编程逻辑器件的两个基本部分。、说明可编程逻辑器件的两个基本部分。2、说明可编程逻辑器件的不同分类方法。、说明可编程逻辑器件的不同分类方法。3、说明、说明CPLD的工作原理。的工作原理。4、说明、说明FPGA的工作原理的工作原理。5、说明、说明FPGA和和CPLD的主要区别。的主要区别。6、说明在使用、说明在使用FPGA/CPLD进行设计时，芯片选择进行设计时，芯片选择的原则。的原则。7、说明、说明Xilinx的主要产品，并举例说明其中一款产品的性能和优的主要产品，并举例说明其中一款产品的性能和优势。势。