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1、组合逻辑电路第1页，共78页，编辑于2022年，星期一复习复习CMOS门的特点？CMOS门使用时要特别注意什么？TTL门使用时要特别注意什么？CMOS门和TTL门的接口电路要考虑哪两个问题？第三章 逻辑门电路的学习重点是什么？第2页，共78页，编辑于2022年，星期一内容提要小规模集成电路(SSI)构成组合逻辑电路的一般分析方法和设计方法。常用组合逻辑电路的基本工作原理及常用中规模集成（MSI）组合逻辑电路的逻辑功能、使用方法和应用举例。第3页，共78页，编辑于2022年，星期一第四章第四章 组合逻辑电路组合逻辑电路数字电路分类：组合逻辑电路和时序逻辑电路。组合逻辑电路:任意时刻的输出仅仅取决

2、于当时的输入信号，而与电路原来的状态无关。第4页，共78页，编辑于2022年，星期一组合逻辑电路的分析方法组合逻辑电路的分析方法分析的主要步骤如下：(1)根据已知电路，写出表达式；(2)由逻辑表达式列出真值表（表达式比较复杂的需简化后再列出真值表）；(3)所文字叙述该真值表描述的逻辑功能。第一节第一节 组合逻辑电路的分析组合逻辑电路的分析小规模集成电路是指每片在十个门以下的集成芯片。所谓组合逻辑电路的分析，就是根据给定的逻辑电路图，求出电路的逻辑功能。第5页，共78页，编辑于2022年，星期一举例说明组合逻辑电路的分析方法 例：试分析右图所示电路的逻辑功能。解：第一步：根据已知电路，可以写输出

3、F的逻辑表达式为：逻辑电路图第6页，共78页，编辑于2022年，星期一 第二步：可变换为 F=AB+AC+BC 第三步：列出真值表如表3-1所示。F真值表 第四步：确定电路的逻辑功能。由真值表可知，三个变量输入，只有两个及两个以上变量取值为1时，输出才为1。可见电路可实现多数表决逻辑功能。第7页，共78页，编辑于2022年，星期一例4-1：试分析如图412所示的组合逻辑电路。解：由图可见，该电路为三级门电路。逐级写出表达式，就得到输出端的逻辑函数表达式为：图412 例41电路图第8页，共78页，编辑于2022年，星期一例：例：分析下图所示电路的逻辑功能。分析下图所示电路的逻辑功能。逻辑电路图逻

4、辑电路图第9页，共78页，编辑于2022年，星期一 根据表达式列出真值表如表4-1-1所示。由真值表看出，该逻辑电路的逻辑功能是全0或者全1判断电路，即三变量一致电路。表4-1-1 例4-1真值表F00010010010001101000101011001111第10页，共78页，编辑于2022年，星期一 解：为了方便写表达式，在图中标注中间变量，比如F1、F2和F3。S第11页，共78页，编辑于2022年，星期一 真值表该电路实现两个一位二进制数相加的功能。S是它们的和，C是向高位的进位。由于这一加法器电路没有考虑低位的进位，所以称该电路为半加器。根据S和C的表达式，将原电路图改画成图（b）

5、所示的逻辑图。图（b）逻辑图第12页，共78页，编辑于2022年，星期一作业题作业题1、4-12、4-2第13页，共78页，编辑于2022年，星期一第二节第二节 组合逻辑电路的设计组合逻辑电路的设计组合逻辑电路的设计步骤：(1)分析设计要求，列出真值表，用卡诺图化简逻辑函数，写出设置输入函数最简与或表达式；(2)在最简式F中，寻找有用的添加项，提取公共因子，再用公共尾部替代，最后变换为与非式；(3)根据函数F的与非表达式画出电路图。与分析过程相反，组合逻辑电路的设计是根据给定的实际逻辑问题，求出实现其逻辑功能的最简单的逻辑电路。第14页，共78页，编辑于2022年，星期一一、用与非门设计组合逻

6、辑电路一、用与非门设计组合逻辑电路例例43 试设计一个试设计一个“三变量不一致三变量不一致”组合逻辑电路组合逻辑电路 解解 根据三变量不一致的逻辑功能要求列根据三变量不一致的逻辑功能要求列 出出真值表，如表真值表，如表421所示。所示。表表421 例例43真值表真值表F00000011011101111001101111011110由真值表写出函数由真值表写出函数F的卡诺图的卡诺图第15页，共78页，编辑于2022年，星期一由卡诺图写出函数由卡诺图写出函数F的最简与或式为的最简与或式为最后，变换为与非的最后，变换为与非的形式形式第16页，共78页，编辑于2022年，星期一根据表达式式画出电路根

7、据表达式式画出电路图图422图422 例43电路图第17页，共78页，编辑于2022年，星期一组合逻辑电路设计方法举例。例：一火灾报警系统，设有烟感、温感和紫外光感三种类型的火灾探测器。为了防止误报警，只有当其中有两种或两种以上类型的探测器发出火灾检测信号时，报警系统产生报警控制信号。设计一个产生报警控制信号的电路。解：(1)分析设计要求，设输入输出变量并逻辑赋值；输入变量：烟感A、温感B，紫外线光感C；输出变量：报警控制信号Y。逻辑赋值：用1表示肯定，用0表示否定。第18页，共78页，编辑于2022年，星期一(2)列真值表；把逻辑关系转换成数字表示形式；真值表 (3)由真值表写逻辑表达式，并

8、化简；化简得最简式：第19页，共78页，编辑于2022年，星期一逻辑电路图 (4)画逻辑电路图：用与非门实现，其逻辑图与例4-1相同。如果作以下变换：用一个与或非门加一个非门就可以实现，其逻辑电路图如图所示。第20页，共78页，编辑于2022年，星期一二、用或非门设计组合逻辑电路二、用或非门设计组合逻辑电路例4-4 试写出函数F(A,B,C)=m(0,1,3,4,5)的对偶函数的标准与或式。解 首先将函数F用卡诺图化简,写出函数F的最简与或式为 根据对偶原理写出函数F的对偶函数F*第21页，共78页，编辑于2022年，星期一即又函数F的反函数的标准与或式为第22页，共78页，编辑于2022年，

9、星期一4-34-44-5作业题作业题第23页，共78页，编辑于2022年，星期一第三节 常用的组合逻辑电路经常使用的组合逻辑电路：编码器、译码器、经常使用的组合逻辑电路：编码器、译码器、数据选择器、数值比较器、加法器、函数发数据选择器、数值比较器、加法器、函数发生器、奇偶效验器、发生器等。生器、奇偶效验器、发生器等。第24页，共78页，编辑于2022年，星期一一.编码器编编码码：就就是是在在选选定定的的一一系系列列二二进进制制数数码码中中，赋赋予予每每个个二二进进制制数数码码以以某一固定含义。能完成编码功能的电路称为某一固定含义。能完成编码功能的电路称为编码器编码器。X/Y图4-1-7 编码器

10、通用逻辑符号在在电电子子设设备备中中将将字字符符变变换换成成二二进进制制数数，叫叫做做字符编码字符编码。用用二二进进制制数数码码表表示示十十进进制制数数，叫叫做做二二十十进进制制编码编码。根根据据编编码码的的概概念念，编编码码器器的的输输入入端端子子数数N和输出端子数和输出端子数n应该满足关系式：应该满足关系式：Nn2。第25页，共78页，编辑于2022年，星期一 目前经常使用的编码器有普通编码器和优先编码器两种。能识别输入（请求编码）信号的优先级别，并能识别输入（请求编码）信号的优先级别，并进行编码的逻辑部件称为进行编码的逻辑部件称为优先编码器优先编码器1、普通编码器、普通编码器所谓所谓8线

11、，是指有线，是指有8个输入端，分别用个输入端，分别用 来表示来表示 规定：在任一瞬间各输入端中只能一路有信号输入，而其余输入端无信号输入。第26页，共78页，编辑于2022年，星期一 设有信号用逻辑设有信号用逻辑0表示，无信号用表示，无信号用1表示，则可列出表示，则可列出真值表，如表真值表，如表431所示。所示。例例46 试设计一个试设计一个8线线3线编码器。线编码器。I0 I1 I2 I3 I4 I5 I6 I7Y2Y1Y00111111110111111110111111110111111110111111110111111110111111110第27页，共78页，编辑于2022年，星期

12、一由由431列出的真值表写出相应的逻辑表达式列出的真值表写出相应的逻辑表达式 观察真值表观察真值表431，对应表中只，对应表中只有有8个状态，而其余个状态，而其余248个状态所对应的最个状态所对应的最小项均为约束项，利用约束项化简得：小项均为约束项，利用约束项化简得：第28页，共78页，编辑于2022年，星期一 若用与非门实现，需将上式化成与非形式，如图若用与非门实现，需将上式化成与非形式，如图433所示。所示。图图431 例例46电路图电路图第29页，共78页，编辑于2022年，星期一图图432 为例为例46逻辑符号逻辑符号 在普通编码器中，任何时刻只允许输入一个有效编码请求信号，否则输出将

13、发生混乱，为此，设计优先编码器。在优先编码器中，允许同时输入两个以上的有效编码请求信号。当几个输入信号同时出现时，只对其中优先权最高的一个进行编码。第30页，共78页，编辑于2022年，星期一1&1&1&1&.11.11.11.11.1111.YS(15)YEX(14)Y0(9)Y1(7)Y2(6)(5)ST(4)IN7(3)IN6(2)IN5(1)IN4(13)IN3(12)IN2(11)IN1(10)IN0图4-3-3 优先编码器逻辑图 例例47 分析图分析图433所示所示8线线3线优先编码器的逻辑功能。线优先编码器的逻辑功能。第31页，共78页，编辑于2022年，星期一表432 8线3线

14、优先编码器真值表第32页，共78页，编辑于2022年，星期一输入输入输出输出STIN0IN1IN2IN3IN4IN5IN6IN7Y2Y1Y0YEXYS111111011111111111100000001001001010011010010011101101001111100010011111101010011111111001001111111111011高电平，高电平，0低电平，低电平，任意，输入低电平有效。任意，输入低电平有效。8线-3线优先编码器真值表返回返回选通输入端，低电平有效。选通输入端，低电平有效。选通输出端，高电平有效。选通输出端，高电平有效。扩展端，低电平有效。扩展端，低电

15、平有效。第33页，共78页，编辑于2022年，星期一图图435 8线线3线扩展为线扩展为16线线4线影响编码器线影响编码器若高位片的输入中有低电平，则由于对应的若高位片的输入中有低电平，则由于对应的YS=1，使得低位片输出被封，使得低位片输出被封锁，结果取决于高位片的输出。反之则取决于低位片的输出。锁，结果取决于高位片的输出。反之则取决于低位片的输出。第34页，共78页，编辑于2022年，星期一8线线-3线优先编码器：线优先编码器：CT54148/CT74148CT54LS148/CT74LS148CC4532常用中规模优先编码器常用中规模优先编码器10线线-4线优先编码器：线优先编码器：CT

16、54147/CT74147CT54LS147/CT74LS147CC40147第35页，共78页，编辑于2022年，星期一 4-6 4-7作业题作业题第36页，共78页，编辑于2022年，星期一二二.译码器译译码码是是编编码码的的逆逆过过程程，将将输输入入的的每每个个二二进进制制代代码码赋赋予予的的含含义义“翻翻译译”过过来来，并并给给出出相相应应的的输输出出信信号号。具具有有译译码码功功能能的的逻逻辑辑部部件件称为称为译码器译码器。译码器分为变量译码器、码制译码器分为变量译码器、码制变换器和数字显示器。变换器和数字显示器。逻辑符号为：第37页，共78页，编辑于2022年，星期一1、2线线4线

17、变量译码器线变量译码器图438 2线4线译码器根根据据译译码码的的概概念念，译译码码器器的的输输出出端端子子数数N和和输输入入端端子子数数n之之间间应应该满足关系式：该满足关系式：N2n。写输出表达式写输出表达式：第38页，共78页，编辑于2022年，星期一由输出表达式列真值表。由输出表达式列真值表。由由真真值值表表可可见见，在在选选通通端端ST（低低电电平平有有效效）为为0时时，对对应应译译码码地地址址输输入入端端A1、A0的的每每一一组组代代码码输输入入，都都能能译译成成在在对对应应输输出出端端输输出出低低电电平平0。在在译译码码的的过过程程中中，任任何何时时刻刻只只有有一一个个输输出出端

18、端为为有有效效电电平平，且其余输出端都为相反的电平。且其余输出端都为相反的电平。STA1A0Y3Y2Y1Y0111110001110001110101010110110111表表4-3-4 2线线-4线译码器真值表线译码器真值表1高电平，高电平，0低电平，低电平，任意，低电平有效。任意，低电平有效。图图439 2线线4线译码器的逻辑符号线译码器的逻辑符号第39页，共78页，编辑于2022年，星期一STBIN/OCT12EN图4-3-10 2线-4线译码器扩展成3线-8线译码器A03210Y4Y5Y6Y7Y0Y1Y2Y3BIN/OCT12EN32101A1A2ST1111111011111111

19、101011111110111011111011100111101111110110111110101011111110001111111000Y0Y1Y2Y3Y4Y5Y6Y7A0A1A2表4-1-5 图4-1-13所示电路功能表 注注意意：新新增增的的输输入入端端一一般般作作为为最最高高位位输输入入端端，这这样样可可以以使使得得输输出端排列有序。出端排列有序。用用2线线-4线译码器扩展成线译码器扩展成3线线-8线译码器。线译码器。第40页，共78页，编辑于2022年，星期一3线线-8线译码器线译码器表4-3-6 3线-8线译码器真值表图图4312 3线线8线译码器逻辑器符号线译码器逻辑器符号

20、第41页，共78页，编辑于2022年，星期一码制变换译码器（码制变换译码器（4线线-10线译码器）线译码器）将各种十进制（将各种十进制（BCD）变换为十进制数码的）变换为十进制数码的译码器称为译码器称为码制译码器码制译码器。表4-3-7 4线-10线译码器真值表图4-3-14 4线-10线译码器逻辑符号第42页，共78页，编辑于2022年，星期一用用2线线-4线和线和4线线-10线译码器扩展成线译码器扩展成5线线-32线译码器。线译码器。图4-3-15 利用BIN/OCT和和BCD/DEC构成5线-32线译码器片片产产生生4个个片片选选通通信信号号，每每次次选选中中一一片片4线线-10线线译译

21、码码器器，从从8个个输输出端中输出一个有效信号，其余各片输出均为出端中输出一个有效信号，其余各片输出均为1。第43页，共78页，编辑于2022年，星期一4.数字显示器数字显示器七七段段显显示示译译码码器器:将将输输入入的的二二十十进进制制代代码码转转换换成成十十进进制制数数码码对对应应各各段的驱动信号。段的驱动信号。LT为灯测试输入，低电平有效。为灯测试输入，低电平有效。BI/RBO为为消消隐隐（熄熄灭灭状状态态）输输入和灭零输出端口，低电平有效。入和灭零输出端口，低电平有效。RBI为为灭灭零零输输入入，低低电电平平有有效效，使使得得显显示示器器只只显显示示非非零零的的数数据。据。第44页，共

22、78页，编辑于2022年，星期一将将BI/RBO与与RBI配合使用，可实现多位数码显示的灭零控制和数配合使用，可实现多位数码显示的灭零控制和数码的闪烁效果。码的闪烁效果。十进制十进制或功能或功能输入输入 BIRBO输出输出字形字形LT RBI A3A2A1A0YaYbYcYdYeYfYg01100001111111011000110110000 151111110000000消隐消隐00000000脉冲消隐脉冲消隐10000000000000灯测试灯测试011111111 七段显示译码器功能表第45页，共78页，编辑于2022年，星期一译码器用作数据分配器译码器用作数据分配器DMUX01ENG

23、030123Y0Y1Y2Y3A0A1D图4-1-17 数据分配器逻辑符号根据译码器的输出表达式有：根据译码器的输出表达式有：这这说说明明，通通过过改改变变地地址址码码输输入入端端的的二二进进制制代代码码，可可以以将将选选通通输输入入端的数据分配到不同的输出端，从而实现数据分配的逻辑功能。端的数据分配到不同的输出端，从而实现数据分配的逻辑功能。若若采采用用CT74S138，从从STA端端输输入入数数据据（其其它它选选通通输输入入端端接接有有效效电电平），可将数据以平），可将数据以相反极性相反极性分配到输出端。分配到输出端。第46页，共78页，编辑于2022年，星期一4-8作业题作业题第47页，共

24、78页，编辑于2022年，星期一三三.全加器&ABCO 1位全加器=1=1FCI1位全加器位全加器根据根据F及及CO的表达式，列出真值表。的表达式，列出真值表。按按照照组组合合逻逻辑辑电电路路的的分分析析步步骤骤，首先写出各级逻辑门的输出表达式：首先写出各级逻辑门的输出表达式：三、全加器三、全加器第48页，共78页，编辑于2022年，星期一表4-1-2 全加器真值表1111101011011011000101110100101010000000FCOBACI由由真真值值表表可可见见，若若A、B为为两两个个输输入入的的1位位二二进进制制数数，CI为为低低位位二二进进制制数数相相加加的的进进位位输

25、输出出到到本本位位的的输输入入，则则F为为三三者者之之和和，CO为为三三者者相相加加向向高高位的进位输出。位的进位输出。因因此此，该该电电路路可可完完成成1位位二二进进制制数数全加的功能，称为全加的功能，称为全加器全加器。全全加加器器是是常常用用的的算算术术运运算算电电路路，图图4-1-3为全加器的逻辑符号。为全加器的逻辑符号。第49页，共78页，编辑于2022年，星期一串行进位加法器串行进位加法器COCOB3A3CI 图4-3-2-24 4位逐位进位加法器 由由于于每每一一位位相相加加结结果果，必必须须等等到到低低一一位位的的进进位位产产生生以以后后才才能能建建立，因此这种结构也叫做立，因此

26、这种结构也叫做逐位进位加法器逐位进位加法器。串串行行进进位位加加法法器器的的特特点点是是结结构构简简单单，最最大大缺缺点点是是运运算算速速度度慢慢。为为了了提提高高运运算算速速度度，必必须须减减小小或或消消除除由由于于进进位位信信号号逐逐位位传传递递所所消消耗耗的的时时间间，采采用用超前进位加法器超前进位加法器。B2A2B1A1B0A0COCI COCI COCI F3F2F1F0在位全加器的基础上，可以构成多位加法电路。在位全加器的基础上，可以构成多位加法电路。第50页，共78页，编辑于2022年，星期一1&11&11&11&1&1=1=1=1=111&1&1&1&.X1Y1X2Y2X3Y3

27、X4Y4F1(4)F2(1)F3(13)F4(10)CO(9)(7)CI1(5)A1(6)B1(3)A2(2)B2(14)A3(15)B3(12)A4(11)B4图4-3-5 4位超前进位全加器.第51页，共78页，编辑于2022年，星期一超前进位加法器超前进位加法器由由位位超超前前进进位位全全加加器器逻逻辑辑电电路路可可知知，各各位位进进位位信信号号Y2、Y3、Y4只只与与两两个个加加数数有有关关，是是并并行行产产生生的的，都都只只需需要要经经历历一一级级与与非非门门和和一一级级与或非与或非门的延迟时间。超前进位加法器大大提高了运算速度。门的延迟时间。超前进位加法器大大提高了运算速度。位位超

28、超前前进进位位全全加加器器集集成成电电路路有有：CT54 283/CT74 283、CT54 S 283/CT74 S 283、CT54 LS 283/CT74 LS 283、CC4008等。等。第52页，共78页，编辑于2022年，星期一4-14作业题作业题第53页，共78页，编辑于2022年，星期一能能完完成成比比较较两两个个数数字字的的大大小小或或是是否否相相等等的的各各种种逻逻辑辑功功能能电电路路统统称称为为数值比较器数值比较器。四四.数值比较器COMP图4-3-29 数值比较器通用逻辑符号根据电路写表达式：根据电路写表达式：根根据据表表达达式式列列写写数数值值比比较较器器的的真真值表

29、：值表：第54页，共78页，编辑于2022年，星期一电路的真值表输输 入入输输 出出ABFABFA=BFAB00010010011010011010集成位数值比较器集成位数值比较器多多位位数数值值比比较较器器是是由由高高位位开开始始比比较较，逐逐位位进进行行。对对于于集集成成数数值值比比较较器器，设设置置有有级级联联信信号号输输入入端端，接接收收来来自自低低位位比比较较器器的的输输出出结结果果。若若比较器的各位比较结果都相等，最终结果取决于级联信号输入。比较器的各位比较结果都相等，最终结果取决于级联信号输入。第55页，共78页，编辑于2022年，星期一图4-3-32 4位数值比较器逻辑符号CO

30、MPA0A1A2ABABAB03PFABFABA3B0B1B203QB3PQPQPQFAB来自低位片的比较结果。来自低位片的比较结果。在在单单独独使使用用或或作作为为最最低低位位片片使使用用时时，为为了了不不影影响响比比较较结结果果，低低位位片片级级联输入联输入AB、ABABFAB3 100A3 B2 100A3=B3A2 B1 100A3=B3A2=B2A1 B0100A3=B3A2=B2A1=B1A0 B0010A3=B3A2=B2A1=B1A0=B0100100A3=B3A2=B2A1=B1A0=B0010010A3=B3A2=B2A1=B1A0=B00010014位数值比较器真值表第5

31、7页，共78页，编辑于2022年，星期一FABFABFABCOMP 高位片高位片A4A5A603PA7QPQPQPQ03B4B5B6B7COMP 低位片低位片A0A1A203PA3QPQPQPQ03B0B1B2B31图4-3-33 4位数值比较器扩展成8位数值比较器数值比较器的位数扩展数值比较器的位数扩展(1)级联扩展级联扩展由由图图可可见见，低低位位的的比比较较结结果果作作为为高高位位的的条条件件。级级联联扩扩展展法法结结构构简单，但运算速度低。简单，但运算速度低。第58页，共78页，编辑于2022年，星期一(2)(2)并联扩展并联扩展COMP 003PQPQPQ03COMP 4A3PQPQ

32、B3001A2B2A1B1A0B0PQCOMP 103PQPQPQ03COMP 203PQPQPQ03COMP 303PQPQPQ03A0A3B0B3A4A7B4B7A8A11B8B11A12A15B12B15001001001001 并联方式扩展数值比较器的位数并并联联扩扩展展采采用用两两级级比比较较法法，各各组组的的比比较较是是并并行行进进行行的的，因因此此运运算算速速度比级联扩展快。度比级联扩展快。第59页，共78页，编辑于2022年，星期一4-15作业题作业题第60页，共78页，编辑于2022年，星期一功功能能描描述述：选选择择多多个个输输入入通通道道中中的的任任意意一一路路信信号号传

33、传送送到到输输出出端端，作为输出信号。作为输出信号。特特点点：在在某某一一时时刻刻，N 个个输输入入端端中中只只允允许许有有个个输输入入信信号号被被选选择择作作为为输输出出信信号号；输输入入信信号号的的选选择择是是通通过过数数据据选选择择端端（地地址址端端）的的二二进进制制代代码码来来进进行行的的。显显然然，数数据据选选择择端端子子的的数目数目 n 应该满足应该满足N2n的关系。的关系。五五.数据选择器MUX图4-3-34 数据选择器通用逻辑符号回回顾顾与与联联系系：数数据据选选择择器器与与前前面面介介绍绍的的数数据据分分配配器器相相比比较较，在在对对数数据据的处理方面具有相反的作用。的处理方

34、面具有相反的作用。第61页，共78页，编辑于2022年，星期一1TG11TG2TG51TG31TG4TG611111A1A0D10D11D12D13ST1Y11TG11TG2TG51TG31TG61D20D21D22D23ST2Y2TG4图4-3-35-35 双4选1数据选择器MUXST1A0A1D10D11D12D13010123G03Y1Y2EN双双4选选1数据选择器数据选择器第62页，共78页，编辑于2022年，星期一根据逻辑图及传输门的工作特点，写出函数表达式：根据逻辑图及传输门的工作特点，写出函数表达式：可可见见，通通过过A1A0的的种种组组合合，可可以以从从D3D0路路输输入入数数

35、据据中中选选择择路送到输出端，从而实现了数据选择的功能。路送到输出端，从而实现了数据选择的功能。D23D13110D22D12010D21D11100D20D10000001Y0Y1A0A1ST1(ST2)表4-1-11 双4选1数据选择器真值表第63页，共78页，编辑于2022年，星期一8选选1数据选择器数据选择器CT54S151/CT74S151MUXSTA0A1A2D0D1D2D3D4D5D6D70201234567G07YW图4-1-30 8选1数据选择器逻辑符号ENSTA2A1A0YW1010000D0D00001D1D10010D2D20011D3D30100D4D40101D5D

36、50110D6D60111D7D7 8选1数据选择器真值表CT54S151/CT74S151是互补输出的是互补输出的8选选1数据选择器。数据选择器。第64页，共78页，编辑于2022年，星期一MUXA0A1D0D1D2D3010123G030123ENEND4D5D6D7A21Y1数据选择器的功能扩展数据选择器的功能扩展 由CT74153双4选1数据选择器组成8选1数据选择器(1)双双4选选1数据选择器扩展为数据选择器扩展为8选选1数据选择器数据选择器合理地利用数据选择器的选通端，可以实现功能扩展。合理地利用数据选择器的选通端，可以实现功能扩展。第65页，共78页，编辑于2022年，星期一EN

37、0 1 2 31G03MUXY0YEN0 72G07MUXY0A0A1A2A3A4EN0 72G07MUXY0EN0 72G07MUXY0EN0 7D0 D7D8 D15D16 D23D24 D312G07MUXY08选1扩展成32选1的一种结构32选选44 选选 18选选1数据选择器扩展为数据选择器扩展为32选选1数据选择器数据选择器第66页，共78页，编辑于2022年，星期一4-94-104-11(1)4-124-13作业题作业题第67页，共78页，编辑于2022年，星期一奇奇偶偶校校验验：在在信信息息码码之之后后，加加一一位位校校验验码码位位，使使码码组组中中1 1的的码码元元个个数数为

38、为奇奇数数或或偶偶数数。若若有有一一位位由由变变为为或或由由变变为为，则则码码组组中中的的码元数的奇偶性不符原先约定，因而能检测出有码元数的奇偶性不符原先约定，因而能检测出有一位一位差错。差错。有奇偶校验能力及能产生校验奇偶码的电路称为有奇偶校验能力及能产生校验奇偶码的电路称为奇偶检验奇偶检验/产生电路产生电路。六六.奇偶校验/产生电路2k+12k(a)奇校验单元奇校验单元(b)偶校验单元偶校验单元 奇偶校验单元逻辑符号第68页，共78页，编辑于2022年，星期一表4-1-13 9位奇偶产生器/校验器真值表FEVFODG3(EVEN)G4(ODD)EVENODDABCDEFGH2k=若输入中的

39、个数为偶数，则若输入中的个数为偶数，则若输入中的个数为奇数，则若输入中的个数为奇数，则4334输输入入输输出出AH中中1的数目的数目EVENODDFEVFOD偶数偶数1010偶数偶数0101奇数奇数1001奇数奇数0110110000119位奇偶产生器/校验器(CT54180/CT74180)的逻辑符号9位奇偶产生器位奇偶产生器/校验器校验器第69页，共78页，编辑于2022年，星期一奇偶校验器的应用奇偶校验器的应用EVENODDABCDEFGH2k+1EVENODDABCDEFGH2k+11D0D7D0D7FODFODFEV1奇偶校验系统奇数产生器奇数产生器。若输入中有奇数个。若输入中有奇数

40、个1，则，则FOD=0；反之；反之FOD=1。奇数校验器奇数校验器。若传输正确，则。若传输正确，则FOD=1，FEV=0；否则相反。；否则相反。第70页，共78页，编辑于2022年，星期一第四节第四节 组合逻辑电路的竞争冒险现象组合逻辑电路的竞争冒险现象1。逻辑冒险与功能冒险。逻辑冒险与功能冒险（1）逻辑冒险）逻辑冒险当电路的输入端某一变量发生变化时，由于在电路中所经过的路径不同，当电路的输入端某一变量发生变化时，由于在电路中所经过的路径不同，到达电路中某点会产生时差，则在电路的输出端可能会出现尖端脉冲，到达电路中某点会产生时差，则在电路的输出端可能会出现尖端脉冲，这种现象称为组合逻辑电路的逻

41、辑竞争冒险现象，简称逻辑冒险。这种现象称为组合逻辑电路的逻辑竞争冒险现象，简称逻辑冒险。第71页，共78页，编辑于2022年，星期一（2）功能冒险）功能冒险 当作用到电路输入端的当作用到电路输入端的2个或个或2个以上的变量，个以上的变量，其变化的快慢不同时，传递到电路中某点必然其变化的快慢不同时，传递到电路中某点必然有时差，则在电路的输出端可能会出现尖脉冲，有时差，则在电路的输出端可能会出现尖脉冲，这种现象称为逻辑电路的功能冒险。这种现象称为逻辑电路的功能冒险。第72页，共78页，编辑于2022年，星期一在组合电路中，当输入信号的状态改变时，输出端可能会出现不正常的干扰信号，使电路产生错误的输

42、出，这种现象称为竞争冒险。产生竞争冒险的原因：主要是门电路的延迟时间产生的。干扰信号第73页，共78页，编辑于2022年，星期一 （1）代数法。可以用公式法判断是否有冒险,例如Y=AC+B ，其中C有原变量和反变量，改变A、B的取值判断是否出现冒险。A=1，B=1时，Y=C+有“0”型冒险。因此，Y=AC+B 会出现“0”型冒险。同理，有Y=C时，会出现“1”型冒险。（2）卡诺图法。如下图所示,图中的卡诺圈相切则有竞争冒险,如圈“1”则为“0”型冒险,而圈“0”则为“1”型冒险，当卡诺圈相交或相离时均无竞争冒险产生。二、二、.冒险现象的判别冒险现象的判别第74页，共78页，编辑于2022年，星

43、期一卡诺图第75页，共78页，编辑于2022年，星期一三、三、克服冒险的方法克服冒险的方法有圈相切，则有竞争冒险有圈相切，则有竞争冒险增加冗余项，增加冗余项，消除竞争冒险消除竞争冒险第76页，共78页，编辑于2022年，星期一4-164-17作业题作业题第77页，共78页，编辑于2022年，星期一本节小结在在各各种种数数字字系系统统尤尤其其是是在在计计算算机机中中，经经常常需需要要对对两两个个二二进进制制数数进进行行大大小小判判别别，然然后后根根据据判判别别结结果果转转向向执执行行某某种种操操作作。用用来来完完成成两两个个二二进进制制数数的的大大小小比比较较的的逻逻辑辑电电路路称称为为数数值值比比较较器器，简简称称比比较较器器。在在数数字字电电路路中中，数数值值比比较较器器的的输输入入是是要要进进行行比比较较的的两两个个二二进进制制数数，输出是比较的结果。输出是比较的结果。利利用用集集成成数数值值比比较较器器的的级级联联输输入入端端，很很容容易易构构成成更更多多位位数数的的数数值值比比较较器器。数数值值比比较较器器的的扩扩展展方方式式有有串串联联和和并并联联两两种种。扩扩展展时时需需注注意意TTL电路与电路与CMOS电路在连接方式上的区别。电路在连接方式上的区别。第78页，共78页，编辑于2022年，星期一