CMOS静态组合门电路的延迟(速度).ppt

《CMOS静态组合门电路的延迟(速度).ppt》由会员分享，可在线阅读，更多相关《CMOS静态组合门电路的延迟(速度).ppt（29页珍藏版）》请在淘文阁 - 分享文档赚钱的网站上搜索。

1、半导体半导体集成电路集成电路1/16/2023CMOS静态组合门电静态组合门电路的延迟（速度）路的延迟（速度）1/16/2023延迟时间实测方法1/16/2023本节内容本节内容n延迟时间的估算方法延迟时间的估算方法n负载电容的估算负载电容的估算n传输延迟时间估算举例传输延迟时间估算举例n缓冲器最优化设计缓冲器最优化设计1/16/2023一、延迟时间的估算方法一、延迟时间的估算方法RNVin=VDDVin=0VinVout设输入为阶跃信号，则设输入为阶跃信号，则Vout上升上升(或下降）到或下降）到0.5VDD时，对应时，对应tPLHtPHL等效电阻等效电阻负载电容负载电容反相器反相器的延迟的

2、延迟1/16/2023 1 1 1 1个个个个PMOSPMOS导通时，导通时，导通时，导通时，t tPLHPLH 0.69C 0.69CL LR RP P 2 2 2 2个个个个PMOSPMOS导通时，导通时，导通时，导通时，t tPLHPLH 0.69C 0.69CL L(R(RP P/2)/2)2 2 2 2个个个个NMOSNMOS导通时，导通时，导通时，导通时，t tPHLPHL 0.69C 0.69CL L 2R 2RN N CMOS与非门的延迟与非门的延迟一般只关注一般只关注最坏的情况最坏的情况1/16/2023等效电阻的估算等效电阻的估算等效（平均）电阻一般取等效（平均）电阻一般取

3、0.75R0VDDVDDR0L:0.25umW:0.5umR0约约8K欧欧1/16/2023负载电容的估算负载电容的估算CselfCwireCfanoutCload=Cself+Cwire+Cfanout总负载总负载电容电容自身电自身电容容连线电连线电容容扇出电扇出电容容CGCGCG1/16/2023n扇出电容扇出电容负载电容的估算（负载电容的估算（cont.)CfanoutCCG GVinVoutCGpCGnC CG GC CGnGn+C+CGpGp1/16/2023GateGateP_SUBP_SUBn n+S Sn n+D DC CGCGCC CGDOGDOC CGSOGSO截止截止(V

4、GSVTH,VDSVTH,VDS VGS-VTH)1/16/2023n自身电容自身电容负载电容的估算（负载电容的估算（cont.)GGS SD DR RS SC CGSGSC CGDGDC CGBGBR RGGR RDDC CDBDBC CSBSBB B设输入为阶跃信号，则设输入为阶跃信号，则Vout从从0上上升升(或从或从VDD下降）到下降）到0.5VDD时，时，晶体管（对于短沟道晶体管）处晶体管（对于短沟道晶体管）处于截止或饱和态，因此于截止或饱和态，因此CGD只剩交只剩交叠电容。叠电容。VinVoutCGS、CSB、CGB与输出端与输出端D无关无关只有扩散电容只有扩散电容CDB和和CGD

5、与输出端与输出端D有关有关1/16/20231/16/2023MOSFET交叠电容交叠电容GateGateP_SUBP_SUBn n+S Sn n+D DC CGCGCC CGDOGDOC CGSOGSOvvC CGSOGSO和和和和C CGDOGDO交叠电容，由源漏横向扩散形成，值一定交叠电容，由源漏横向扩散形成，值一定交叠电容，由源漏横向扩散形成，值一定交叠电容，由源漏横向扩散形成，值一定CGDO2CGDO栅漏密勒栅漏密勒电容电容1/16/2023n自身电容自身电容负载电容的估算（负载电容的估算（cont.)因此，自身电容为：因此，自身电容为：Cself=CDBn+2CGDOn+CDBp+

6、2CGDOp2CGDOVoutCDBpCDBnn连线电容连线电容短线可忽略，长线需考虑短线可忽略，长线需考虑深亚微米级后，连线电容深亚微米级后，连线电容变得不可忽略变得不可忽略1/16/2023CMOS逻辑门传输延迟举例逻辑门传输延迟举例反相器反相器反相器反相器2 2输入与非门输入与非门输入与非门输入与非门2 2输入与非门输入与非门输入与非门输入与非门*等效电阻相同：等效电阻相同：等效电阻相同：等效电阻相同：电容比反相器大电容比反相器大电容比反相器大电容比反相器大4/34/34/34/3倍。倍。倍。倍。*输入电容相同：输入电容相同：输入电容相同：输入电容相同：电阻比反相器大电阻比反相器大电阻比

7、反相器大电阻比反相器大4/34/34/34/3倍。倍。倍。倍。忽略中间忽略中间忽略中间忽略中间漏极电容漏极电容漏极电容漏极电容忽略连线电容忽略连线电容忽略连线电容忽略连线电容1/16/2023反向器反向器反向器反向器2 2输入与非门输入与非门输入与非门输入与非门2 2输入或非门输入或非门输入或非门输入或非门FO=1 CMOS逻辑门传输延迟举例逻辑门传输延迟举例1/16/2023各种各种CMOS门电路的传输延迟门电路的传输延迟0.75CinvR0反向器反向器反向器反向器N N输入逻辑门输入逻辑门输入逻辑门输入逻辑门LELE倍倍自身延迟时间：自身延迟时间：自身延迟时间：自身延迟时间：反向器为反向器

8、为反向器为反向器为t t t t0 0,n,n输入逻辑门为输入逻辑门为输入逻辑门为输入逻辑门为n nt t t t0 0后级负载延迟时间：后级负载延迟时间：后级负载延迟时间：后级负载延迟时间：0.75CinvR0:FO=1时，反向器的延迟时间时，反向器的延迟时间f:Fan outLE:Logical Effort输入信号数输入信号数反向器反向器1/16/2023传输延迟时间的估算：传输延迟时间的估算：8输入输入AND输入信号数输入信号数反向器反向器当当当当FO=1FO=1时，时，时，时，哪一种逻辑组合速度更快哪一种逻辑组合速度更快哪一种逻辑组合速度更快哪一种逻辑组合速度更快?1/16/2023

9、缓冲器速度最优化设计缓冲器速度最优化设计CL=160fFWP=2mmWn=1mmC CD.nD.n=1fF/=1fF/mmmmm,Cm,CG.nG.n=1.5fF/=1.5fF/mmmmm,Rm,R0.n0.n=4k=4kW/mW/mW/mW/mmm t tpHLpHL=0.75R0C =0.75R0CSelf+0.75R0CL =0.75(3 1fF)4kW+W+0.75 160fF 4kW W =500pS =500pS t tpHLpHL=0.69=0.69=345pS约为约为3M忽略连线电容忽略连线电容1/16/2023缓冲器速度最优化设计缓冲器速度最优化设计C=160fFWP=2mm

10、Wn=1mm=0.75R0C减小减小减小减小减小减小R R0 0加大反相器加大反相器加大反相器加大反相器管子的宽长比管子的宽长比管子的宽长比管子的宽长比在改善了本级电路延迟时间的同时在改善了本级电路延迟时间的同时加大了本身的栅极电容加大了本身的栅极电容1/16/2023缓冲器速度最优化设计缓冲器速度最优化设计C CD.nD.n=1fF/=1fF/mmmmm,Cm,CG.nG.n=1.5fF/=1.5fF/mmmmm,Rm,R0.n0.n=4k=4kW/mW/mW/mW/mm m=0.75 (3f+13.5f)4kW W +(9f+40.5f)4kW W /3 +(27f+160f)4kW W

11、/9 =162pSpSt tpHLpHL=0.69=0.69=112pSC=160fFWP=2mmWn=1mmWP=6mmWn=3mmWP=18mmWn=9mm1/16/2023缓冲器速度最优化设计缓冲器速度最优化设计快速快速快速快速缓冲器尺寸缓冲器尺寸缓冲器尺寸缓冲器尺寸3 3倍倍倍倍3 3倍逐倍逐倍逐倍逐段增加，但面积段增加，但面积段增加，但面积段增加，但面积 和功和功和功和功耗也会加大。耗也会加大。耗也会加大。耗也会加大。C CD.nD.n=1fF/=1fF/mmmmm,Cm,CG.nG.n=1.5fF/=1.5fF/mmmmm,Rm,R0.n0.n=4k=4kW/mW/mW/mW/mm

12、 m=0.75 (3f+9f)4kW W W W +(6f+18f)4kW W W W /2 +(12f+36f)4kW W W W /4 +(24f+72f)4kW W W W /8 +(48f+160f)4kW W W W /16 =183pSpSt tpHLpHL=0.69=0.69=126pSC=160fFWP=2mmWn=1mmWP=4mmWn=2mmWP=8mmWn=4mmWP=16mmWn=8mmWP=32mmWn=16mm1/16/2023CL23456789101.051.11.151.251.31.151.21.351.4aaCin缓冲器速度最优化设计缓冲器速度最优化设计1

13、/16/2023减小延迟的版图设计典型例子减小延迟的版图设计典型例子栅极栅极/扩散扩散覆盖电容覆盖电容CO=0.3=0.3fF/m mm 扩散电容扩散电容(p和和n相同相同)底面底面:CJ=2fF/m mm2周边周边:CJSW=0.25fF/m mmn栅极电容栅极电容n扩散电容扩散电容1/16/2023使扩散电容减小的版图设计使扩散电容减小的版图设计双指状晶双指状晶体管体管1/16/2023GGS SD DL2.5L大尺寸晶体管的设计大尺寸晶体管的设计1/16/2023作业：作业：比较当比较当FO=1时下列两种时下列两种4输入输入AND门，哪一种门，哪一种速度更快速度更快CABCDABCDC214/35/31/16/2023