《数据选择器》PPT课件.ppt

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1、1主要要求：主要要求：数据选择器和数据分配器数据选择器和数据分配器理解数据选择器和数据分配器的作用。理解数据选择器和数据分配器的作用。掌握掌握用数据选择器实现组合逻辑电路用数据选择器实现组合逻辑电路的方法。的方法。理解常用理解常用数据数据选择选择器器和和数据数据分配分配器的逻辑功器的逻辑功能及其使用能及其使用。3.2.4 3.2.4 数据选择器数据选择器地址码二、输出表达式二、输出表达式三、逻辑三、逻辑电路电路图图D20 00 11 01 1D0D1D3A1 A0Y数据选择器（数据选择器（Multiplexer，简称，简称MUX）又名）又名多路转换器多路转换器。其功能。其功能是从一组数据中选则

2、某个是从一组数据中选则某个数据数据输出输出一、真值表一、真值表1Y&A11A01D D3 3D D2 2D D1 1D D0 0（以四选一数据选择器为例）（以四选一数据选择器为例）四、逻辑符号（四、逻辑符号（附加控制端附加控制端）A1A0四选一D3D2D1D0SYY=A1A0D0+A1A0D1+A1A0D2+A1A0D33D0YD1D2D34 选选 1 数据选择器工作示意图数据选择器工作示意图A1A0多路输入多路输入地址码输入地址码输入10Y=D1D1为了对为了对4个数据源进行选择，使用两位地址码个数据源进行选择，使用两位地址码AB分别产生分别产生4个地址信号。数据选择器的输入信号个数个地址信

3、号。数据选择器的输入信号个数 N 与地址码个数与地址码个数 n 的关系为的关系为 N=2n一路输出一路输出4G G A00 0 A11 3 1SMUX 1Y2S 2D02D12Y2D2 2D3 EN EN1D11D21D31D0MUX为选择器总限定符号为选择器总限定符号 逻逻辑辑符符号号Y=m0 D0+m1 D1+m2 D2+m3 D3真值表真值表 S当当 S=1 时：时：Y=0，电路处于禁止工作状态。，电路处于禁止工作状态。当当 S=0 时：电路处于工作状态，为低电平使能。时：电路处于工作状态，为低电平使能。5 Y1 11 1A0D0D1D2 D3 S1 11 11 11 1A1011010

4、01Y=10D0+11D1+00D2+01D3=D1D110双双4选选1数据选择器数据选择器 D0D3为为数数据输入端，据输入端，Y为为数数据据输输出端，出端，A1A0是是地地址址输入端，输入端，S是使能端。是使能端。Y YEN MUXA1A0D0 D1 D2 D3S S74LS1536（2）八选一数据选择器）八选一数据选择器74LS151 逻逻辑辑图图如如上上。它它有有八八个个数数据据输输入入端端D0D7，三三个个地地址址码码输输入入端端A0A2，S为为选选通通控控制制端端；两两个个互互补补输出端输出端Y和和Y，能得到原码和反码两种输出信号。，能得到原码和反码两种输出信号。774LS151的

5、真值表（功能表）的真值表（功能表）Y=m0 D0+m1 D1+m2 D2+m3 D3 +m4 D4+m5 D5+m6 D6+m7 D7S1时，选择器被封锁。时，选择器被封锁。S为低电平使能端，为低电平使能端，即即S0时，选择器正常工作时，选择器正常工作。注意变量高低位顺序！输输入入输输 出出A2A1A0SYY0 00 00 00 01 11 11 11 10 00 01 11 10 00 01 11 10 01 10 01 10 01 10 01 11 10 00 00 00 00 00 00 00 01 1 0 0D0D0D1D2D3D4D5D6D7D1D2D3D4D5D6D7DD0D1D2

6、D3D4D5D6D782.数据选择器的应用数据选择器的应用（1）数据选择器通道的扩展）数据选择器通道的扩展 例例3-12 用两块四选一数据选择器实现八选一功能。用两块四选一数据选择器实现八选一功能。当当 A2=0 时，时，第第一一块块四四选选一一数数据据选选择择器器的的S=0处处于于工工作作状状态态，根根据据A1、A0取取值值从从D0D3中中输输出出一一路数据；路数据；第第二二块块四四选选一一数数据据选选择择器器的的S=1处处于不工作状态于不工作状态 当当A2=1 时时，第第一一块块四四选选一一数数据据选选择择器器的的S=1处处于于不工作状态，不工作状态，第第二二块块数数据据选选择择器器的的

7、S=0 处处于于工工作作状状态态，从从D4D7中中输输出一路数据。出一路数据。1001利用使能端作为其最高位（第三位）的地址。利用使能端作为其最高位（第三位）的地址。9Y=1Y+2Y 有：有：显然：实现了八选一的功能。显然：实现了八选一的功能。10（2）实现组合逻辑函数）实现组合逻辑函数 数数据据选选择择器器的的另另一一用用途途是是代代替替小小规规模模集集成成电电路路实实现现组组合合逻逻辑辑函函数数。一一般般数数据据选选择择器器可可实实现现函函数数的的变变量量数数大大于于地地址址变变量量数数、小小于于地地址址变变量量数数、等等于于地地址址变变量量数数的逻辑函数。的逻辑函数。例例3-13 用四选

8、一（用四选一（74LS153）实现下列函数。）实现下列函数。解：函数解：函数变量数大于地址变量数变量数大于地址变量数，整理后得，整理后得 与四选一数据选择器输出函数与四选一数据选择器输出函数Y的表达式相比较的表达式相比较11比较：比较：可见，可见，当函数的变量数大于地当函数的变量数大于地址变量数时，只需将函数各项最低址变量数时，只需将函数各项最低位的变量分离出来，并将其与数据位的变量分离出来，并将其与数据选择器选择器对应的对应的数据输入端相连即可数据输入端相连即可。只只要要取取 D0=C,D1=C,D2=C，D3=1；S=0 使使数数据据选选择择器器处处于于工工作作状状态态,数数据据选选择择器

9、器的的地地此此输输入入A1=A、A0=B,则则数数据据选选择择器器的的输输出出Y就是函数就是函数F1，电路连接如图。，电路连接如图。12 将上例函数用八选一数据选择器实现。将上例函数用八选一数据选择器实现。=m（0,3,5,6,7）解解:(1)首先将函数写为最小项首先将函数写为最小项与或与或表达式表达式 (2)Y为为三三变变量量函函数数,MUX地地址址输输入入端端为为三三个个,所所以以选八选一选八选一MUX芯片芯片,如如74LS151。根据最小项表达式将数据输入端作下列赋值根据最小项表达式将数据输入端作下列赋值:D0=D3=D5=D6=D7=1 D1=D2=D4=0(3)与八选一数据选择器输出

10、与八选一数据选择器输出Y的表达式的表达式比较比较函数变量数等于地址数函数变量数等于地址数13D0=D3=D5=D6=D7=1D1=D2=D4=0 函数函数 m（0,3,5,6,7）也可以用四选一芯片来实现。也可以用四选一芯片来实现。电路连接如图电路连接如图可可见见,当当逻逻辑辑函函数数的的变变量量个个数数和和数数据据选选择择器器的的地地址址输输入入变变量量个个数数相相同同时时，直直接接将将逻逻辑辑函函数数输输入入变变量量有有序序地与数据选择器的地址输入端连接即可地与数据选择器的地址输入端连接即可。若若函函数数的的变变量量数数小小于于地地址址变变量量数数，应应如如何何处处理理多多余余的的数数据据

11、选选择择器器的的地地址址输输入端入端？思考思考14 (1)将给定函数化为最小项将给定函数化为最小项与或与或表达式。表达式。(2)以最小项因子作以最小项因子作MUX的地址输入端的地址输入端,并由此确定并由此确定MUX的规模。地址输入端个数应与函数自变量数相等。的规模。地址输入端个数应与函数自变量数相等。(3)将将与或与或函数式中函数式中已存在的最小项已存在的最小项 mi 相对应的数据相对应的数据输入端输入端 Di 赋值为赋值为1,将将与或与或函数式函数式不存在的最小项不存在的最小项相应相应数据输入端赋值为数据输入端赋值为0。对于一个组合逻辑函数对于一个组合逻辑函数,可以根据它的最小项表达可以根据

12、它的最小项表达式借助于式借助于MUX来实现它，当来实现它，当函数变量数函数变量数等于等于地址输入地址输入变量数变量数时，方法如下时，方法如下:而而当当逻逻辑辑函函数数的的变变量量个个数数大大于于数数据据选选择择器器的的地地址址输输入入变变量量个个数数时时，应应分分离离出出多多余余的的变变量量用用数数据据输输入入端端Di 代代替替（即即将将数数据据输输入入Di 视视为为另另一一个个输输入入变变量量），数数据据端端的的值值可可以以是是 0 或或 1，也也可可以以是是被被分分离离出出的的这这个个变变量量的的原原变变量或反变量。量或反变量。15例例 3-14 实现函数：实现函数：解：首先将要实现的函数

13、化成最小项表达式。即：解：首先将要实现的函数化成最小项表达式。即：与八选一数据选择器输出与八选一数据选择器输出Y的表达式的表达式比较比较16设设A，B，C分分别别加加在在地地址址端端A2、A1、A0，则则根根据据八八选选一一数数据据选选择择器器输输出出的的表表达达式，可列出一个对照表。式，可列出一个对照表。比较两式比较两式Y YC C A01Y1Y2Y2YB B74LS15174LS151A AA2 D0S S0 0Y YD1D2D3D4D5D6D7A1D0 01 10 01 1DDD17例例3-15 已知组合电已知组合电路如图所示，它是由路如图所示，它是由双四选一双四选一数据选择器数据选择器

14、组成。试写出它的输组成。试写出它的输出出F1、F2的函数式。的函数式。解：根据四选一数据解：根据四选一数据输出表达式可知：输出表达式可知：18（3）分时多路传送）分时多路传送 用用一一条条传传输输线线传传送送多多路路信信息息，可可以以采采用用分分时时传传送送的的方方法法。例例如如传传送送4 路路信信息息A，B，C，D，可可以以将将它它们们分分别别加加到到四四选选一一数数据据选选择择器器输输入入端端D0D3；地地址址输输入入A0加加时时钟钟信信号号C0，A1加加2分分频频时时钟钟信信号号C1。这这样样在在输输出出端端F将分时得到信息将分时得到信息A，B，C，D，如图所示。，如图所示。000110

15、110019 在数字系统中，常常需要一些周期性的不规则的在数字系统中，常常需要一些周期性的不规则的序列信号作为控制信号。例如要重复产生序列信号作为控制信号。例如要重复产生01011100序序列信号，参照上例，可以用八选一数据选择器产生。列信号，参照上例，可以用八选一数据选择器产生。方法：方法：把序列信号把序列信号01011100分别加在数据选择器的分别加在数据选择器的D0 D7端；地址输入端；地址输入A0A2分别加时钟信号、分别加时钟信号、二分频二分频时钟信号、时钟信号、四分频四分频时钟信号，则在数据选择器的输出时钟信号，则在数据选择器的输出端端 Y 便可得到序列信号便可得到序列信号01011

16、100 Y Yf f A A0 0 1Y1Y2Y2YY Yf/2 f/2 A A1 174LS15174LS151f/4 f/4 A A2 2D D0 0 D D1 1 D D2 2 D D3 3 D D4 4 D D5 5 D D6 6 D D7 7 S S0 00 01 11 10 01 10 01 10 020A2 A1 A0 Y 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 D0=0 D1=1 D2=0 D3=1 D4=1 D5=1 D6=0 D7=0 CP/2 CP CP/4 Y YY Yf f A A0 0 1Y1Y2Y2YY Yf

17、/2 f/2 A A1 174LS15174LS151f/4 f/4 A A2 2D D0 0 D D1 1 D D2 2 D D3 3 D D4 4 D D5 5 D D6 6 D D7 7 S S0 00 01 11 10 01 10 01 10 021 16位并行输入数据位并行输入数据D0D15。当选择输入。当选择输入 A3A2A1A0 的二进制数码依次由的二进制数码依次由0000递增至递增至1111，16个通道的并行个通道的并行数据便依次传送到输出端，转换成了串行数据。数据便依次传送到输出端，转换成了串行数据。用于数用于数据传输：据传输：将多位数将多位数据据并行输并行输入转化为入转化为

18、串行输出串行输出。22 在在多多路路信信号号的的传传输输中中，有有时时将将数数据据选选择择器器和和数数据据分配器结合应用，以达到减少传输线数量的目的。分配器结合应用，以达到减少传输线数量的目的。在一条线上传输多路信号在一条线上传输多路信号23数据分配器：数据分配器：根据地址码的要求，将一路数据分配到根据地址码的要求，将一路数据分配到 多个输出端中的选定通道上去的电路。多个输出端中的选定通道上去的电路。Demultiplexer，简称简称 DMUXY0DY1Y2Y34 路数据分配器工作示意图路数据分配器工作示意图A1A0一路输入一路输入多路输出多路输出地址码输入地址码输入10Y1=DD 它它的的

19、功功能能和和数数据据选选择择器器相相反反，其其作作用用类类似似于于一一个个单刀多掷开关。单刀多掷开关。3.2.3 数据分配器数据分配器 24“1线线-4线线”数据分配器数据分配器 设设D为为输输入入的的数数据据，输输入入选选择择控控制制信信号号（地地址址码码）为为A1 A0，4个个输输出出端端为为Y3Y0。当当 A1A0=00 时时选选中中输输出端出端Y0，即即 Y0=D;如果输入如果输入 D 恒为恒为 1，电路即为译码器。电路即为译码器。1线线-4线数据分配器功能表线数据分配器功能表101001Y3 1 11 11 11 1数据输入数据输入1 1Y1Y2Y0A1A0D输输 入入 输输出出A1

20、DY30 00 00 10 11 01 01 11 1D0 0 0 0 0 0 0 0 0 00 0 0 00 00 0 00 0 0Y2Y1Y0DDDDDDDA00 025 例例如如可可用用带带使使能能端端的的3线线-8线线译译码码器器74LS138改改作作1线线-8线数据分配器线数据分配器,可得数据的原码或反码输出两种选择。可得数据的原码或反码输出两种选择。可可见见,根根据据地地址址码码A1、A0的的不不同同组组合合,输输入入D被被分分配配到到了了相相应应的的输输出出端端。如如果果D恒恒为为1，则则数数据据分分配配器器电电路路即即为译码器。为译码器。数据分配器就是数据分配器就是带使能端的带

21、使能端的二进制译码器二进制译码器。因因 此此,译译码码器器可可以以改改作作数数据据分分配配器器。只只要要将将译译码码输输入入 A1、A0改改作作地地址址输输入入,将将 使使 能能 端端 EN改改作作数数据据输输入入 D即即 可可。DMUX为为数数据据分分配配器器的的总总限限定定符符号号，表表示示该该电电路路作数据分配器使用。作数据分配器使用。原原 码码 输输 出出DMUX 74LS138A0A1A2S S1 1S S2 2S S3 31D0地址输入地址输入Y6Y7Y5Y3Y4Y2Y1Y0D反反 码码 输输 出出DMUX 74LS138A0A1A2S S1 1S S2 2S S3 3Y6Y7Y5

22、Y3Y4Y2Y1Y0地址输入地址输入26mi 与地址码对应的最小项。与地址码对应的最小项。Yi=mi S1 S2 S3当当 S1=D，S2=S3=0 时，则时，则 Yi=mi D=D 当当 S1=1，S2=D，S3=0 时，则时，则 Yi=mi D=D 011011100DDD1 DDD27D反反 码码 输输 出出DMUX 74LS138A0A1A2S S1 1S S2 2S S3 3Y6Y7Y5Y3Y4Y2Y1Y0地址输入地址输入 S S1 1S S2 2S S3 3A2 D 0 0D 0 0 0 0 0 0 0 0 D1 1 1 1 1 1 11 1 1 1 1 1 1D 0 0D 0 0

23、 0 0 1 0 0 1 1 1 D 1 1 1 1 1 11 1 1 1 1 1D 0 0D 0 0 0 1 0 0 1 0 1 1 1 1 D1 1 1 1 11 1 1 1 1D 0 0D 0 0 0 1 0 1 1 1 1 1 1 1 1 1 1 1 1 11 1 1 1D 0 0D 0 0 1 0 0 1 0 0 1 1 1 1 1 1 1 1 1 1 11 1 1D 0 0D 0 0 1 0 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 11 1D 0 0D 0 0 1 1 0 1 1 0 1 1 1 1 1 1 1 1 1 1D1 1D 0 0D 0 0 1 1 1

24、 1 1 1 1 1 1 1 1 1 1 1 1 1DA1A0D D 1 11 11 1Y0Y1Y2Y3Y4Y5Y6Y7D 将将分分配配通通道道选选择择地地址址码码A2A1A0加加到到译译码码器器输输入入端端A2A1A0，而而数数据据D加加到到使使能能控控制制端端S1（S2、S3接接地地）。则则可可根根据据A2A0的的取取值值，在在相相应应的的输输出出端端Yi得得到到数数据的反码据的反码 D。28原原 码码 输输 出出DMUX 74LS138A0A1A2S S1 1S S2 2S S3 31D0地址输入地址输入Y6Y7Y5Y3Y4Y2Y1Y0 S S1 1S S2 2S S3 3A2 D 0

25、0D 0 0 0 0 0 0 0 0 D1 1 1 1 1 1 11 1 1 1 1 1 1D 0 0D 0 0 0 0 1 0 0 1 1 1 D 1 1 1 1 1 1 1 1 1 1 1 1D 0 0D 0 0 0 1 0 0 1 0 1 1 1 1 D1 1 1 1 11 1 1 1 1D 0 0D 0 0 0 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1D 0 0D 0 0 1 0 0 1 0 0 1 1 1 1 1 1 1 1 1 1 11 1 1D 0 0D 0 0 1 0 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1D 0

26、 0D 0 0 1 1 0 1 1 0 1 1 1 1 1 1 1 1 1 1D 1 1D 0 0D 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1DA1A0D D 1 11 11 1Y0Y1Y2Y3Y4Y5Y6Y7D 当当数数据据加加到到S2、S3中中的的一一个个，且且S1=1时时，则则在在相相应应的的输输出出端端Yi得得到到数数据据的原码的原码 D 输出。输出。29 在在一一些些数数字字系系统统，特特别别是是计计算算机机中中经经常常需需要要比比较较两两个个数数值值的的大大小小或或者者比比较较两两个个数数值值是是否否相相等等。完完成成这这一功能所设计的逻辑电路称为数值

27、比较器。一功能所设计的逻辑电路称为数值比较器。两个一位数两个一位数A和和B相比较时有三种情况：相比较时有三种情况：（1）AB：只有：只有A=1、B=0时，时，YAB=AB，可用与门来实现。，可用与门来实现。（2）AB：只有：只有A=0、B=1时时,YAB=AB，也可用与门实现。，也可用与门实现。（3）A=B：只有：只有 A=B=0 或或A=B=1时，时，YA=B=A B，所以可用，所以可用同或门或者异或非门来实现。同或门或者异或非门来实现。3.2.6 数值比较器数值比较器 输输 入入输输 出出A B YABYABYA=B00001010101010011001条件成立，条件成立，Y=1；条件不

28、成立，；条件不成立，Y=0。30 如果要比较两个如果要比较两个多位二进制数多位二进制数A和和B,则必须则必须自高而低逐位自高而低逐位比较比较。当高位不相等。当高位不相等时，无需比较低位，时，无需比较低位，两个数的比较结果就两个数的比较结果就是高位比较的结果。是高位比较的结果。当高位相等时，两数的比较结果由次低位比较的结果决当高位相等时，两数的比较结果由次低位比较的结果决定，依次类推。定，依次类推。ABAABABBY(AB)由逻辑表达式画出逻辑图：由逻辑表达式画出逻辑图：YAB=ABYAB=ABYA=B=AB+AB=A B=A B=AB+AB31 对对两两个个4位位二二进进制制数数A=A3A2A

29、1A0，B=B3B2B1B0进进行行比比较较,其其结结果果有有三三种种可可能能：即即AB,AB,A=B,分分别别用用PAB、PAB、PA=B表示。比较时先对高位进行比较：表示。比较时先对高位进行比较：32逻辑符号：逻辑符号：A3A2A1A0与与B3B2B1B0是两是两个四位二进制比较数输入；个四位二进制比较数输入；PA B、PA=B、PA B是比较器输是比较器输出；出；A B、A=B、A B是低位比是低位比较器比较的结果，称为较器比较的结果，称为级联级联输入输入。当当A3A2A1A0=B3B2B1B0，比较，比较的最后结果由级联输入定。的最后结果由级联输入定。如果只有四位数比较，没如果只有四位

30、数比较，没有更低位，则图中级联输入有更低位，则图中级联输入 A=B 接接“1”。A B、A B 接接“0”。COMPA00 0A1A2A33 3Q QPABABA=P P=PA=BABB00 0Q QPABB1B2B33 374LS85 逻辑符号逻辑符号Q QP PQ QP PP PB33例：例：用两个数值比较器比较两个用两个数值比较器比较两个8位数的大小位数的大小。低位片的级联低位片的级联 A=B 接接“1”。A B、A B 接接“0”高位片的级联高位片的级联 A B 接低位片的接低位片的 P Q，高位片的级联高位片的级联 A B 接低位片的接低位片的 P Q高位片的级联高位片的级联 A=B

31、 接低位片的接低位片的 P=QCOMPA00 0 A1A2A33 3Q Q01=P=0B0 0 0Q QB1B2B33 3低位片低位片COMPA40 0A5A6A73 3PQ QPAB=P=PA=BB40 0Q QPABB5B6B7 3 3高位片高位片Q QPQ QPPPQ QQ QP34COMPA00 0 A1A2A33 3Q Q01=P=0B0 0 0Q QB1B2B33 3低位片低位片COMPA40 0A5A6A73 3PQ QPAB=P=PA=BB40 0Q QPABB5B6B7 3 3高位片高位片Q QPQ QPPPQ QQ QP 输输入入两两个个8位位数数码码同同时时加加到到比比较

32、较器器的的输输入入端端，先先比比较较高高四四位位，当当高高四四位位都都相相等等时时，再再比比较较低低四四位位。低低四四位位的的比比较较结结果果作作为为高高4位位的的条条件件，比比较较的的结结果果由由高高4位数值比较器的输出端输出。位数值比较器的输出端输出。作业：作业：3-2、3-5、3-935本本 章章 小小 结结 组组合合逻逻辑辑电电路路是是一一种种应应用用很很广广的的逻逻辑辑电电路路。本本章章介介绍绍了了组组合合逻逻辑辑电电路路的的分分析析和和设设计计方方法法，还还介介绍绍了几种常用的了几种常用的中规模（中规模（MSI）组合逻辑电路器件）组合逻辑电路器件。本本章章总总结结出出了了采采用用集

33、集成成门门电电路路构构成成组组合合逻逻辑辑电电路路的的分分析析和和设设计计的的一一般般方方法法，只只要要掌掌握握这这些些方方法法，就就可可以以分分析析任任何何一一种种给给定定电电路路的的功功能能，也也可可以以根根据据给定的功能要求设计出相应的组合逻辑电路。给定的功能要求设计出相应的组合逻辑电路。本本章章介介绍绍了了加加法法器器、编编码码器器、译译码码器器、数数据据选选择择器器和和数数值值比比较较器器等等MSI组组合合逻逻辑辑电电路路器器件件的的功功能能，并并讨讨论论了了利利用用译译码码器器、数数据据选选择择器器和和加加法法器器实实现现组组合逻辑函数的方法合逻辑函数的方法。36 对对于于MSI组

34、组合合逻逻辑辑电电路路，主主要要应应熟熟悉悉电电路路的的逻逻辑辑功功能能。介介绍绍其其内内部部电电路路只只是是帮帮助助理理解解器器件件的的逻逻辑辑功功能能。只只有有熟熟悉悉MSI组组合合逻逻辑辑电电路路的的功功能能，才才能能正正确确应应用用好好电路。电路。组合逻辑电路的设计过程组合逻辑电路的设计过程 在在用用SSI实实现现组组合合逻逻辑辑电电路路时时，化化简简逻逻辑辑表表达达式式具具有有十十分分重重要要的的意意义义，因因为为表表达达式式化化简简得得恰恰当当与与否否，将将决决定定能能否否得得到到最最经经济济的的逻逻辑辑电电路路。而而用用MSI构构成成组组合合逻逻辑辑电电路路时时，则则实实现现的的

35、均均是是标标准准与与或或式式或或者者标标准准与与非非与非式与非式，因此化简的重要性就不那么突出了。，因此化简的重要性就不那么突出了。37 用用译译码码器器和和数数据据选选择择器器两两种种器器件件都都可可以以实实现现组组合合逻逻辑辑函函数数。但但译译码码器器适适用用于于多多输输出出组组合合电电路路，数数据据选选择择器器适适用用于于多多输输入入变变量量的的组组合合电电路路。用用数数据据选选择择器器实实现现组组合合逻逻辑辑函函数数时时不不需需要要附附加加门门电电路路，是是其其主主要要优优点点，但但若若要要构构成成具具有有多多个个输输出出信信号号的的组组合合电电路路，就就不不如如用用译码器了。译码器了

36、。当当逻逻辑辑函函数数的的输输入入变变量量多多于于地地址址输输入入端端时时，用用译译码码器器实实现现函函数数可可将将多多余余输输入入变变量量加加至至使使能能端端；用用数数选选器实现函数则应将多余输入变量反映到数据输入端。器实现函数则应将多余输入变量反映到数据输入端。在在许许多多情情况况下下，直直接接用用MSI构构成成组组合合逻逻辑辑电电路路，不不仅仅省省时时、省省钱钱、省省工工，而而且且连连线线少少、体体积积小小、可可靠靠性性也也高高，常常常常可可以以取取得得事事半半功功倍倍的的效效果果。使使用用较较多多的的MSI是是数数据据选选择择器器和和二二进进制制译译码码器器，在在某某些些特特殊殊条条件件下下使用全加器等则会更好。使用全加器等则会更好。