硬件电子琴电路设计.doc

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1、 南昌航空大学实验报告年 月 日 课程名称: EDA技术实验 课程名称: 硬件电子琴电路设计 班级:_09083114_姓名: 康惠洋 同组人:_ 指导老师评定:_签名:_ 一、实验目的学习利用数控分频器设计硬件电子琴实验。二、 实验原理主系统由3个模块组成，其内部有两个功能模块：TONE.VHD和SPEAKER.VHD。模块TONE是音阶发生器，当8位发声器控制输入INDEX中某一位高电平时，则对应某一音阶的数值将从端口TONE输出，作为获得该音阶的分频预制值；同时CODE输出对应该音阶简谱的显示数码，如5，并由HIGH输出指示音阶高8度显示，其语句结构只是类似与真值表的纯组合电路描述，其中

2、的音阶分频预置值，如Tone=1290是根据产生音阶频率所对应的分频比获得的。图5-1 硬件电子琴电路结构模块SPEAKER中的主要电路时一个数控分频器，它由一个初值可预置的加法计数器构成，当模块SPEARKER由端口TONE获得一个2进制数后，将以此值为计数器的预置数，对端口CLK12MHZ输入的频率进行分频，之后由SPKOUT向扬声器输出发声。三、实验内容编译适配设计文件，给出仿真波形，最后进行下载和硬件测试实验，建议使用实验电路模式“3”，用短路帽选择“CLOCK9”的输入频率选择12MHz，此信号作为系统输入信号CLK12MHZ：键8至键1作为INDEX输入信号控制各音阶；选择数码管1

3、显示琴音阶普码，发光管D1显示高8度。四、 实验设计参考1、 SPEARKER模块设计：VHDL语言描述为：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY Speaker ISPORT(clk1:IN STD_LOGIC;Tone1:IN INTEGER RANGE 0 TO 16#7FF#;SpkS:OUT STD_LOGIC);END;ARCHITECTURE one OF Speaker ISSIGNAL PreCLK,FullSpkS:STD_LOGIC;BEGINDivieCLK:PROCESS(clk1)VARIABLE Count4

4、:INTEGER RANGE 0 TO 15;BEGINPreCLK11 THEN PreCLK=1;Count4:=0;ELSIF clk1EVENT AND clk1=1 THEN Count4:=Count4+1;END IF;END PROCESS;GenSpkS:PROCESS(PreCLK,Tone1)VARIABLE Count11:INTEGER RANGE 0 TO 16#7FF#;BEGINIF PreCLK EVENT AND PreCLK=1 THENIF Count11=16#7FF# THEN Count11:=Tone1;FullSpkS=1;ELSE Count

5、11:=Count11+1;FullSpkS=0;END IF;END IF;END PROCESS;DelaySpkS:PROCESS(FullSpkS)VARIABLE Count2:STD_LOGIC:=0;BEGINIF FullSpkSEVENT AND FullSpkS=1 THEN Count2:=NOT Count2;IF Count2=1THEN SpkS=1;ELSE SpkSTone=773;CODE=1;HIGHTone=912;CODE=2;HIGHTone=1036;CODE=3;HIGHTone=1116;CODE=4;HIGHTone=1197;CODE=5;HIGHTone=1290;CODE=6;HIGHTone=1372;CODE=7;HIGHTone=1410;CODE=1;HIGHTone=2047;CODE=0;HIGHIndex1,Tone=Tone2,CODE=CODE1,HIGH=HIGH1);u2:Speaker PORT MAP(clk1=CLK12MHZ,Tone1=Tone2,SpkS=SPKOUT);END;波形仿真图如图5-4所示：图5-4 TOP仿真波形生成RTL级电路图如图5-5所示：图5-5 RTL级电路图五、 实验小结通过本次实验，学会了利用数控分频设计硬件电子琴，进一步加深了对VHDL的了解。