第2章_Verilog的模块.pdf

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1、第2章 Verilog的模块2.1 概述Verilog HDL能够描述电路的5种抽象级别：Verilog HDL既是一种行为描述语言，也是一种结构描述语言。即：描述电路功能行为的模型或描述元器件或较大部件互连的模型均可以用Verilog HDL实现。1）系统级:用高级结构实现外部性能的模型2）算法级：用高级结构实现算法运行的模型3）RTL级：描述数据在寄存器之间的流动和如何处理、控制这些数据流动的模型4）门级：描述逻辑门及其互相之间连接的模型5）开关级：描述器件中三极管和存储节点以及互相之间连接的模型Verilog HDL特别适合算法级和RTL级的模型设计提供了一套完整的组合逻辑基本元件、双向

2、通路和电阻器件的原语可建立MOS器件的电荷分享和衰减动态模型Verilog HDL与C语言的风格很类似Verilog模型（模块）-Verilog的基本设计单元2.2 Verilog的模块一个完整系统的Verilog HDL模型由若干个Verilog HDL模块构成，每个模块又由若干个子模块构成层次化的模型例例例例2 2-1 41 4选选选选1 1多路选择器多路选择器多路选择器多路选择器module mux4_to_1(out,i0,i1,i2,i3,s1,s0);output out;input i0,i1,i2,i3,s1,s0;reg out;always(s1 or s0 or i0 o

3、r i1 or i2 or i3)begin case(s1,s0)2b00:out=i0;2b01:out=i1;2b10:out=i2;2b11:out=i3;default:out=1bx;endcase end endmodules1i0i1i3i2outs0例例例例2 2-2 42 4选选选选1 1多路选择器多路选择器多路选择器多路选择器module mux4_to_1(out,i0,i1,i2,i3,s1,s0);output out;input i0,i1,i2,i3;input s1,s0;wire s1n,s0n;wire y0,y1,y2,y3;not(s1n,s1);no

4、t(s0n,s0);and(y0,i0,s1n,s0n);and(y1,i1,s1n,s0);and(y2,i2,s1,s0n);and(y3,i3,s1,s0);or(out,y0,y1,y2,y3);endmodule分析：例2-1模块属于行为描述，例2-2模块属于门级描述。通过综合，行为描述的模块可能转化为门级描述的模块。例例例例2 2-3 3 加法器加法器加法器加法器module adder(count,sum,a,b,cin);input 2:0 a,b;input cin;output count;output 2:0 sum;assign count,sum=a+b+cin;en

5、dmodule说明：求a、b、cin 的和sum，count为进位。例例例例2 2-4 4 比较器比较器比较器比较器module compare(equal,a,b);input 1:0 a,b;output equal;assign equal=(a=b)?1:0;endmodule例例例例2 2-5 5 三态驱动器三态驱动器三态驱动器三态驱动器module trist2(out,in,enable);output out;input in,enable;bufif1 mybuf(out,in,enable);endmodule例例例例2 2-6 6 三态驱动器三态驱动器三态驱动器三态驱动器

6、module trist1(sout,sin,ena);output sout;input sin,ena;mytri tri_inst(.out(sout),.in(sin),.enable(ena);endmodulemodule mytri(out,in,enable);output out;input in,enable;assign out=enable?in:bz;endmodule2.3 模块的结构模块（block）由两部分组成：端口定义（接口描述）模块内容（逻辑功能描述）例如：module block(a,b,c,d);input a,b;output c,d;assign c=a|b;assign d=a&b;endmoduleabcd2.3.1模块的端口定义格式：module 模块名（口1，口2，）；2.3.2 模块的内容：1.I/O说明例如：input k1,k2,in0;input 7:0 data;output 3:0 out;inout 15:0 db;2.内部信号的说明例如：reg2:0 a;wire b,c,d;3.功能定义(有3种方法实现逻辑功能)1）用assign声明语句例：assign a=b+c;assign f=(x)?y:z;2）用实例元件and#2 u1(q,a,b);3）用always块