基于AD9430的高速数据采集系统设计与实现.pdf

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1、基于A D 9 4 3 0 的高速数据采集系统设计与实现文章编号：1 0 0 0。8 8 2 9(2 0 0 4)S O 0 3 0 5 0 3基于A D 9 4 3 0 的高速数据采集系统设计与实现D e s i g na n dR e a l i z a t i o no fH i g hS p e e dD a t aA c q u i s i t i o lS y s t e mB a s e do nA D 9 4 3 0(装备指挥技术学院测量控制系测控中一I i,，北京1 0 1 4 1 6)吴涛，袁嗣杰，侯孝民摘要：介绍了A n a l o gD e v i c e s 公司研制

2、的高速A D 转换器A D 9 4 3 0 的功能，详细说明了使用高速F P G A 来控制A D 9 4 3 0构成高速(1 4 0M S P S)、高精度(1 2b i t)数据采集系统的设计方法，并给出了具体实现的系统框图和测试结果。关键词：高速A D 转换：数据采集；F P G A；A D 9 4 3 0中图分类号：T P 2 7 4文献标识码：AA b s t r a c t：T h ep e r f o r m a n c ea b o u tt h eh i g hs p e e dA Dc o n v e r t e rA D 9 4 3 0d e v e l o p e db

3、 yA n a l o gD e v i c e sI n ci si n t r o d u c e d，t h ed e s i g nt e c h n i q u eo ft h eh i g hs p e e d(1 4 0M S P S)，h i g hp r e c i s i o n(1 2b i t)d a t aa c q u i s i t i o ns y s t e mu s i n gA D 9 4 3 0c o n t r o l e db yh i g hs p e e dF P G Ad e v i c ea r ee x p o u n d e d，a n

4、dt h ep r a c t i c a b l es c h e m a t i cc i r c u i td i a g r a ma n dt h et e s tr e s u l t so ft h es y s t e ma r eg i v e n K e yw o r d s：h i g hs p e e dA Dc o n v e r s i o n；d a t aa c q u i s i t i o n；F P G A；A D 9 4 3 0数据采集技术是现代信号处理的基础，广泛应用于雷达、通信、遥测遥感等领域。随着信息科学技术的飞速发展，人们面临的信号处理任务愈来愈

5、繁重，对数据采集系统的采集精度，数据采集速率和数据采集系统的存储容量等都提出了越来越高的要求。通用的数据采集系统，通常由硬件和软件两部分组成。硬件部分主要完成数据的采集和存储等功能，而软件部分则完成对硬件的控制和对采集数据进行处理等功能。结合实际任务的要求，本文提出了一种基于高速A D 转换器A D 9 4 3 0 的高速数据采集系统，主要用于采集雷达回波。在这个系统中，选用高速逻辑器件控制A D 转换和F I F O 存储，同时通过F P D P(f r o n tp a n e ld a t ap o r t)总线将采集的数据发送出去。由于系统中的信号采集与数据传输独立于微机的C P u，

6、从而大大地提高了数据采集与传输的速度。1A D 9 4 3 0 的主要特性1 1 主要特点A D 9 4 3 0 是A n a l o gD e v i c e s 公司推出的一款1 2b i t 高速、低功耗A D 转换器。它采用3 3V 单一电源供电，其最高转换速率能够达到2 1 0M S s，而且在较宽的频带范围内仍然具有较好的动态特性。A D 9 4 3 0 片内自带的采样保持器、参考电压源和数据时钟输出信号则为系统设计提供了更加简捷的解决方案。A D 9 4 3 0 有两种数据输出接口模式，即双端口3 3VC M O S输出和L V D S 输出。在C M O S 输出模式下，每个端

7、口的数据通过率为1 0 5M S s，而且具有交替数据输出和并行数据输出两种方式；在L V D S 输出模式下，数据通过率为2 1 0M S s。输出数据编码格式有二进制补码和偏移二进制码两种格式可供选择。1 2A D 9 4 3 0 的工作时序A D 9 4 3 0 正常工作后，每个时钟周期进行一次A D 转换，在时钟信号的上升沿对输入模拟信号进行采样，通过内部缓冲、采样保持器和编码之后，转换结果被锁存到输出寄存器，而且A D 9 4 3 0 的输出数据存在固定的流水延迟。其具体工作时序图如图1 所示。图1A D 9 4 3 0 的工作时序图(C M O S 模式)上图为A D 9 4 3

8、0 在C M O S 模式下的工作时序图。由图可见，当数据同步信号D S+的下降沿出现在下一时钟信号上升沿之前且满足其建立保持时间时，第个采样点经过A D 变换之后的数字信号将出现在1 4 个时钟周期之后，并以交替输出的方式从端口A 输出；接下来的一个采样点+1 则在当前时钟信号的1 4 个周期之后从端口B 输出。在并行数据输出方式下，第个采样点的数据将在1 5 个时钟周期之后从A 端口输出，且其输出时刻与第 r+1 个采样点的数据在当前时钟信号的1 4 个周期之后从B 端口输出的时刻相同。2 采集系统的构成及工作原理系统的结构框图如图2 所示。万方数据测控技术2 0 0 4 年第2 3 卷增

9、刊图2 系统结构框图图2 是由A D 9 4 3 0 构成的数据采集系统结构框图。图中，所有系统时序和控制逻辑统一由F P G A 产生，同时F P G A 还完成采集数据的打包，形成一定的数据帧格式。另外，和微机的接口通过I S A 总线相连，F P D P 接口则用于高速数据的硬盘存储。系统上电后A D 9 4 3 0 一直工作，当系统检测到同步脉冲后开始启动内部延迟计数，采样点数和延迟时间可以通过上位机程序设定。当延迟计数减至零后开始存储采集数据，在存储数据的同时F P D P 总线将存储在F I F O 内部的数据发送给数据存储卡。在系统检测到下一个同步脉冲后进行下一次数据采集过程。3

10、 高速数据采集系统的实现3 1A D 转换电路的设计通过表1 可以将A D 9 4 3 0 的几个控制信号管脚配置为指定的工作模式，本系统按照表1 中说明的电平值进行配置。表1A D 9 4 3 0 管脚配置引脚功能设置说明S 5差分输入满度选择；接低电平选择1 5 3 6V。输出数据形式选择；接低电平选择A、B 端口同步并行S 4输出。S 2输出数据电平选择；接低电平为双口C M O S 电平输出。S 1输出数据格式选择；接低电平选择偏移二进制码。S E N S E输入参考源选择。悬空即选择内参考源。另外，模拟前端采用变压器(A D T l 1 W T)耦合，通过变压器将单端输入中频信号转换

11、为差分信号后送给A D 的差分输入端。数据同步输入信号通过上电复位信号来实现，它可以用来控制A D 9 4 3 0 是否工作。采样时钟包括内、外时钟两种模式，内时钟由板上具有高稳定度的温补晶振提供，板上晶振输出信号为1 4 0M H z 的正弦波。由于内、外时钟都是单端输入，因此也需要进行T E 变换之后才能作为A D 9 4 3 0 的采样时钟，而T E 变换则可以通过S y n e r g y 公司的S Y l 0 0 E L l 5 L 芯片来实现。3 2 数据缓存电路A D 9 4 3 0 在C M O S 工作模式下，时钟信号二分频后由D C O+齐1 1D C O 一两端口输出，该

12、数据时钟输出信号可以直接作为数据锁存时钟，而且时钟失真很低。由于A D 9 4 3 0 数据转换输出的速度非常快，因此，在各输出端口还应另加锁存电路，以确保F I F O 所接收数据的正确性。本设计中F I F O 选用I D T 7 2 V 3 6 1 1 0，I D T 7 2 V 3 6 1 1 0 是I D T公司推出的低功耗、大容量的同步F I F O，其读写存取时间为7 5n s，容量为1 2 8 K x 3 6 b i t，可以满足A D 9 4 3 0 输出数据对存取时间的要求。最重要的是它能将并行存储的采集数据按照采样点的顺序依次读出。3 3 接口电路设计接口电路主要包括以下

13、两个部分：(1)I S A 总线接口。I S A 总线是I B MP C 及兼容机上的一种常用的1 6 位系统总线，也是最为成熟的一种计算机总线。它具有接口协议简单，易于实现等特点。I S A 总线在本系统中的作用包括电源供给，I O 地址空间(0 1 0 0 h 0 3 F F h)分配，以及发送系统自检、复位等控制命令。(2)F P D P 总线接口。应用V I T A 标准中的F P D P 总线，能够满足系统高速数据传输的要求。设计中F P D P 总线上的数据信号和相应的传输应答信号应满足信号驱动的要求，并考虑高频反射等影响，需要采取一定的信号端接措施。驱动电路可以采用T I 公司的

14、具有电平转换功能的芯S N 7 4 A L V C l 6 4 2 4 5，并且输出端还应串联2 7Q左右的电阻以减小过冲。3 4 控制电路设计如前面所述，本系统中的控制逻辑统一由F P G A 产生，F P G A 选用A l t e r a 公司的E P l C 6。F P G A 主要完成控制何时存储有效采样数据、采样结束后对采样数据的处理以及接口电路的时序控制。其外围电路连接示意图如图3 所示。图3F P G A 外围连接电路在一次采集过程开始时，上位机先设定好每个脉冲重复周期的采样点数和延迟采集时间，这些参数则通过I S A 总线写入到F P G A 内部寄存器，F P G A 要完

15、成I s A 接口部分的地址译码和读写操作，同时给出相应的控制时序。当F P G A 检测到一个同步脉冲后，即从脉冲前沿开始启动延迟采集，延迟计数(通过设定的延迟采集时间和计数时钟周期计算可得)结束后由F P G A 输出指定长度(通过采样点数和采样时钟周期计算可得)的写使能信号给F I F O，F I F O 在写使能有效的情况下开始存储前端A D 9 4 3 0 采集的数据。同时F P G A通过判断F I F O 的空标志位来实现数据的处理和发送，当F I F O非空时F P G A 开始读取F I F O 的数据，并通过内部逻辑配置好符合标准F P D P 协议的时序将数据发送出去；当

16、F I F O 空标志有万方数据万方数据基于AD9430的高速数据采集系统设计与实现基于AD9430的高速数据采集系统设计与实现作者：吴涛，袁嗣杰，侯孝民作者单位：装备指挥技术学院,测量控制系测控中心,北京,101416刊名：测控技术英文刊名：MEASUREMENT&CONTROL TECHNOLOGY年，卷(期)：2004,23(z1)参考文献(6条)参考文献(6条)1.HowardW;Johnson and;Martin Graham High-Speed Digital Design Handbook of Black Magic 19932.刘元安 电磁兼容和印制电路板理论、设计和布线 20023.马永杰 100MHz高速数据采集卡研制中关键技术的探讨 1999(01)4.沈兰荪 高速数据采集系统原理与应用 19955.龙腾 超高速数据采集系统的设计及应用期刊论文-北京理工大学学报 1995(02)6.AD9430 12-Bit,170/210MSPS 33V A/D Converter Data Sheet 2003 本文链接：http:/