Copyof基本语言介绍.ppt

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1、LIBRARYLIBRARY ieee;ieee;USEUSE ieee.std_logic_1164.all;ieee.std_logic_1164.all;ENTITY simp ENTITY simp ISISPORTPORT(a(a,b,c,d:IN Std_Logic;b,c,d:IN Std_Logic;g:OUT Std_Logic);g:OUT Std_Logic);ENDEND simp;simp;ARCHITECTUREARCHITECTURE logiclogic OFOF simpsimp ISISSIGNAL eSIGNAL e，f:Std_Logic;f:Std_L

2、ogic;BEGINBEGIN e=a or b;e=a or b;f=not(c or d);f=not(c or d);g=e and f;g=e and f;ENDEND logic;logic;a ab bc cd dg ge ef fvv 例：端口信号和内部连接信号的说明例：端口信号和内部连接信号的说明例：端口信号和内部连接信号的说明例：端口信号和内部连接信号的说明端口信号端口信号端口信号端口信号在构造体内声明的内部连接信号在构造体内声明的内部连接信号在构造体内声明的内部连接信号在构造体内声明的内部连接信号一、基本结构介绍一、基本结构介绍程序结构程序结构Use 定义区定义区 libr

3、ary ieee；use ieee.Std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;库、程序包的使用说明，说明库、程序包的使用说明，说明设计是在什么规范范围内设计是在什么规范范围内设计的。设计的。Ieee为程序库，为程序库，Std_logic_1164为程序包，为程序包，.all表示允许使用程表示允许使用程序包中的所有内容，如类型定义、函数、过程、常量等。序包中的所有内容，如类型定义、函数、过程、常量等。Entity 定义区定义区 Entity 芯片电路名称芯片电路名称 is POR

4、T(管脚名称管脚名称1：输入输出状态：输入输出状态 资料类型；资料类型；管脚名称管脚名称n：输入输出状态：输入输出状态 资料类型资料类型）；）；End 芯片电路名称；芯片电路名称；实体描述的是电路器件的实体描述的是电路器件的外部情况（输入输出端口）外部情况（输入输出端口）以及各信号端口的性质。以及各信号端口的性质。如信号流动的方向和数据如信号流动的方向和数据类型等。例：类型等。例：4 4选选1 1数据选数据选择器。择器。Entity ch4 isPort（a1,a0:in std_logic;d3,d2,d1,d0:in std_logic;y:out std_logic);End ch4;E

5、ntity ch4 isPort（a1,a0:in std_logic;d3,d2,d1,d0:in std_logic;y:out std_logic);End ch4;实体名称实体名称端口名称端口名称输入输出状态输入输出状态数据类型数据类型实体名称，由设计者自定，最好根据电路的功能来取，可用英文字实体名称，由设计者自定，最好根据电路的功能来取，可用英文字母、数字和下划线，但不能用中文定义实体名，也不能与母、数字和下划线，但不能用中文定义实体名，也不能与EDA库中库中的元件名冲突，且不能用数字起头的实体名。的元件名冲突，且不能用数字起头的实体名。端口信号名：描述的是电路的端口，用；结尾，但是

6、要注意最后一端口信号名：描述的是电路的端口，用；结尾，但是要注意最后一句定义无；，要括号外面加分号。句定义无；，要括号外面加分号。端口模式：有端口模式：有in，out，inout，和，和buffer。其中其中in为输入端口，单向只读，数据只能通过此端口被读入实体中。为输入端口，单向只读，数据只能通过此端口被读入实体中。Out为输出端口，单向输出，数据只能通过此端口从实体向外流出，或为输出端口，单向输出，数据只能通过此端口从实体向外流出，或者说只能向此端口赋值。者说只能向此端口赋值。Inout为输入输出双向端口，从端口的内部来看，可以向此端口赋值，为输入输出双向端口，从端口的内部来看，可以向此端

7、口赋值，也可以通过此端口读入实体外的信息，从端口外部来看，信号即可以从也可以通过此端口读入实体外的信息，从端口外部来看，信号即可以从此端口流出，也可以向此端口输入信号。此端口流出，也可以向此端口输入信号。Buffer缓冲端口，其功能与缓冲端口，其功能与inout类似，区别在于当需要输入数据时，只类似，区别在于当需要输入数据时，只允许内部回读输出的信号，即允许反馈，如计数器设计。允许内部回读输出的信号，即允许反馈，如计数器设计。数据类型：数据类型：VHDL中任何一个数据对象必须严格限定其取值范围和数据类型。中任何一个数据对象必须严格限定其取值范围和数据类型。如如bit类型，取值为逻辑类型，取值为

8、逻辑0和和1，使用时必须，使用时必须0，和，和1，否则会当整型，否则会当整型处理。常用的还有处理。常用的还有std_logic，标准逻辑类型，取值有，标准逻辑类型，取值有(x,0,1,Z,w,L,H,-)。标准逻辑序列。标准逻辑序列std_logic_vector(7 downto 0)。Architecture 定义区定义区Architecture 结构名称结构名称 OF 芯片电路名称芯片电路名称 Is（说明语句；）（说明语句；）Begin （内部电路描述）（内部电路描述）End 结构名称；结构名称；结构体负责描述电路器结构体负责描述电路器件的内部逻辑功能或电件的内部逻辑功能或电路结构。路结

9、构。Architecture a of ch4 isBeginY=d0;End a;说明语句放在说明语句放在beginbegin之前，用于说明和之前，用于说明和定义数据对象、数据类型、元件调用定义数据对象、数据类型、元件调用声明。并非必须。声明。并非必须。内部电路功能描述语句要描述电路的内部电路功能描述语句要描述电路的功能，必须存在。如：功能，必须存在。如：=为赋值语句，如为赋值语句，如y=a;y=a;表示将表示将a a的数的数据赋值给据赋值给y y。Architecture a of ch4 isSignal b：std_logic;Beginb=d3 and d2;Y=b;End a;Si

10、gnal Signal 表示非输入输出的内部信号，为实际存在的物理节点，表示非输入输出的内部信号，为实际存在的物理节点，即可被赋值也可赋值给别的信号。即可被赋值也可赋值给别的信号。Process 定义区定义区 属于内部电路描述属于内部电路描述Process （信号（信号1，信号，信号n）Begin （内部描述）（内部描述）End process；注意：信号注意：信号1n 称敏感信号，只要其发生变化，进程重新执行一称敏感信号，只要其发生变化，进程重新执行一次；一个次；一个architecture可以有多个可以有多个processVHDLVHDL执行语句分为并行语句和顺序语句。顺序语句是按照执行语

11、句分为并行语句和顺序语句。顺序语句是按照前后顺序逐条执行的，前后顺序逐条执行的，processprocess中必须使用顺序语句。中必须使用顺序语句。并行语句无论有多少条，都同时执行，与前后顺序无关。结并行语句无论有多少条，都同时执行，与前后顺序无关。结构体中必须使用并行语句。构体中必须使用并行语句。=赋值语句即是并行语句又是顺序语句。赋值语句即是并行语句又是顺序语句。ProcessProcess本身是个本身是个bingbing语句，所以一个语句，所以一个architecturearchitecture里可有多个里可有多个processprocess。Architecture a of ch4

12、isSignal b：std_logic;BeginProcess(d3,d2)beginb=d3 and d2;End process;Y=b;End a;程序还可以有多个程序还可以有多个processprocess。多个多个processprocess之间是并行执行之间是并行执行的。的。Architecture a of ch4 isSignal b,c：std_logic;BeginProcess(d3,d2)beginb=d3 and d2;End process;Process(d1,d0)beginc=d1 and d0;End process;Y=b and c;End a;简单

13、学习逻辑信号的运算简单学习逻辑信号的运算逻辑运算逻辑运算And or not nand xnor nor关系运算关系运算/=逻辑序列信号逻辑序列信号逻辑序列信号逻辑序列信号Bit_vectorStd_logic_vectorFor example:a:in std_logic_vecyor(7 downto 0);b:out std_logic_vector(0 to 3);c:out std_logic_vector(6 downto 0);d:out std_logic_vector(7 downto 0);e:in std_logic_vecyor(3 downto 0)d=a;b=a(

14、5 downto 2);c=e&1&”00”;&并置运算符并置运算符重新写重新写4选选1数据选择器的实体数据选择器的实体Entity ch4 isPort（a:in std_logic_vector(1 downto 0);d:in std_logic_vector(3 downto 0);y:out std_logic);End ch4;二、主要描述语句：并行语句、顺序语句二、主要描述语句：并行语句、顺序语句直接设置语句：使用直接设置语句：使用=运算符运算符 例：例：条件式信号设置语句：条件式信号设置语句：when else 信号信号A=信号信号B when（条件（条件1）else 信号信号

15、C when（条件（条件2）else 信号信号D；例：数据选择器例：数据选择器并行语句：并行语句：Architecture a of ch4 isBeginy=d(3)when a=“11”else d(2)when a=“10”else d(1)when a=“01”else d(0);End a;在电脑中编辑整个程序、编译、仿真、在电脑中编辑整个程序、编译、仿真、下载到实验箱中。下载到实验箱中。举例：七段译码器的程序编写。举例：七段译码器的程序编写。编码器的程序编写编码器的程序编写选择式信号设置语句：选择式信号设置语句：with 选择信号选择信号s select 信号信号y=信号信号 A

16、when s的值为的值为m，信号信号B when s的值为的值为n，信号信号C when others；同上例同上例并行语句：并行语句：Architecture a of ch4 isBeginWith a selecty=d(3)when“11”,d(2)when“10”,d(1)when“01”,d(0)when others;End a;举例：七段译码器的程序编写。举例：七段译码器的程序编写。编码器的程序编写编码器的程序编写.architecture 里面各命令是并行的；里面各命令是并行的；process（）各进程间是并行的，进程内部是顺序的（）各进程间是并行的，进程内部是顺序的 ife

17、lse语句语句 if条件条件1 then if 条件条件 then 顺序语句；顺序语句；end if；elsif 条件条件2 顺序语句；顺序语句；if 条件条件 then else else 顺序语句；顺序语句；end if；end if；顺序语句：顺序语句：举例：数据选择器，七段译码器，举例：数据选择器，七段译码器，编码器的程序编写。编码器的程序编写。举例：数据选择器举例：数据选择器architecture a of shu4 isbeginprocess(a,d)beginIf a=“00”theny=d(0);Elsif a=“01”theny=d(1);Elsif a=“10”then

18、y=d(2);elsey 命令语句；命令语句；when 信号值信号值2=;when others=;end case;Null 语句语句 空语句空语句顺序语句：顺序语句：举例：数据选择器，七段译码器，举例：数据选择器，七段译码器，编码器的程序编写。编码器的程序编写。architecture a of shu4 isbeginprocess(a,d)begincase a iswhen 00=yyyy=d(3);end case;end process;end a;练习练习练习练习1 1：编写编写 包含以下内容的实体代码包含以下内容的实体代码端口端口 d 为为12位输入总线位输入总线 端口端口

19、oe 和和 clk 都是都是1位输入位输入端口端口 ad 为为 12位双向总线位双向总线端口端口 a 为为12位输出总线位输出总线端口端口 int 是是1位输出位输出端口端口 as 是一位输出同时被用作内部反馈是一位输出同时被用作内部反馈my_designd11:0oeclkad11:0a11:0intas课后练习：课后练习：练习练习2：带片选端的：带片选端的4选选1数据选择器。数据选择器。练习练习3：10位输入的编码器，用数码位输入的编码器，用数码管显示。管显示。练习练习4：3线线8线的译码器。线的译码器。第二部分内容，介绍寄存器、计数器第二部分内容，介绍寄存器、计数器D触发器；触发器；d电

20、平结构，电平结构，JK触发器触发器4位计数器，位计数器，10进制计数器，带清零端的计数器，带进制计数器，带清零端的计数器，带计数允许端多位计数器，带置数端的计数器计数允许端多位计数器，带置数端的计数器100进制计数器进制计数器第三部分内容，数组、状态、循环、第三部分内容，数组、状态、循环、元件例化等元件例化等信信号号逻辑信号逻辑信号数值信号数值信号布尔类型（布尔类型（boolean）位（位（bit）标准逻辑（标准逻辑（std_logic)整数（整数（integer unsigned）正整数（正整数（positive）自然数（自然数（natural）实数（实数（real）三、基本语言要素介绍三、

21、基本语言要素介绍布尔类型（布尔类型（boolean）type boolean is（false，true）；）；Variable f:boolean;f:boolean:=false;位（位（bit）Type bit is(0,1)标准逻辑（标准逻辑（std_logic)Type std_logic is(x,0,1,Z,w,L,H,-)逻辑序列信号逻辑序列信号逻辑序列信号逻辑序列信号Bit_vectorStd_logic_vectorFor example:a:in std_logic_vecyor(7 downto 0);b:out std_logic_vector(0 to 3);c:o

22、ut std_logic_vector(6 downto 0);d:out std_logic_vector(7 downto 0);e:in std_logic_vecyor(3 downto 0)d=a;b=a(5 downto 2);c=e&1&”00”;&并置运算符并置运算符逻辑信号的运算逻辑信号的运算逻辑运算逻辑运算And or not nand xnor nor关系运算关系运算/=数值信号数值信号整数整数 integer 正整数正整数positive 自然数自然数naturalType integer is range -214783648 to 214783648Subtype

23、positive is range 0 to integerhighSubtype natural is range 1 to integerhighSignal b:integer range 0 to 7;无符号整数无符号整数 unsignedSignal a:unsigned(3 downto 0);即可近似逻辑运算又可数值运算即可近似逻辑运算又可数值运算实数实数 real（大多数（大多数EDA工具不支持）工具不支持）Type real is range 1.7E38 to 1.7E38 Signal a:real;类型标记转换（适用于关系密切的类型转换）类型标记转换（适用于关系密切的类

24、型转换）Real()把整数转为实数把整数转为实数Integer（）把实数转为整数（）把实数转为整数Real 和和 integer Signed、unsigned和和bit_vectorSigned、unsigned和和std_logic_vector函数转换函数转换conv_std_logic_vector(a,n);(integer,unsigned,signed)Conv_integer(a);(unsigned,signed,or std_logic)Conv_unsigned(a,n);integer,signed,std_logic)数据对象：常量、变量、信号数据对象：常量、变量、信

25、号常量常量 全局量全局量 程序包，实体，结构体，进程，过程，函数中说明程序包，实体，结构体，进程，过程，函数中说明 constant a:integer:=20;constant b:std_logic_vector(2 downto 0):=“000”;变量变量 局部量局部量 进程，过程，函数进程，过程，函数 variable d:std_logic;d:=0;variable e:integer range 0 to20;variable f:std_logic:=0;信号信号 全局量全局量 结构体，结构体，包，实体包，实体 signal g:std_logic:=0;g=0;signal

26、 h:integer;信号：代表电路内部的一节点，表示寄存器的存储效果，有实际的信号：代表电路内部的一节点，表示寄存器的存储效果，有实际的 物理意义，对信号操作时有时间延迟物理意义，对信号操作时有时间延迟变量：没有实际的物理意义，赋值时没有时间延迟，所用的寄存器变量：没有实际的物理意义，赋值时没有时间延迟，所用的寄存器 比较少，不能用于硬件连线和存储元件比较少，不能用于硬件连线和存储元件例：例：delay逻辑运算符：逻辑运算符：and or not nand nor xnor算术运算符：算术运算符：+-*/mod rem +-*abs关系运算符：关系运算符：/=并置运算符：并置运算符：&0&1 “01”Not abs *rem mod */+-(正负）正负）&+-Sll sla srl sra rol ror=/=xor nor nand or and由高到低的顺序，同一行优先级相同由高到低的顺序，同一行优先级相同