第12章 组合逻辑电路.ppt

《第12章 组合逻辑电路.ppt》由会员分享，可在线阅读，更多相关《第12章 组合逻辑电路.ppt（58页珍藏版）》请在淘文阁 - 分享文档赚钱的网站上搜索。

1、第第12章章 组合逻辑电路组合逻辑电路12.1 小规模集成组合逻辑电路的分析小规模集成组合逻辑电路的分析12.2 中规模集成组合逻辑电路的功能与中规模集成组合逻辑电路的功能与应用应用12.1 小规模集成组合逻辑电路的分析小规模集成组合逻辑电路的分析12.1.1组合逻辑电路的分析方法组合逻辑电路的分析方法组合逻辑电路的分析，就是根据给定的逻辑电路图，求出电组合逻辑电路的分析，就是根据给定的逻辑电路图，求出电路的逻辑功能。路的逻辑功能。分析的主要步骤如下分析的主要步骤如下:由逻辑电路图写输出逻辑表达式。由逻辑电路图写输出逻辑表达式。适当化简逻辑表达式。适当化简逻辑表达式。列真值表。列真值表。概述逻

2、辑功能。概述逻辑功能。下一页返回12.1 小规模集成组合逻辑电路的分析小规模集成组合逻辑电路的分析12.1.2组合逻辑电路的分析举例组合逻辑电路的分析举例例例12-1 分析分析图图12-1所示的组合逻辑电路所示的组合逻辑电路解解 在图中引人中间变量在图中引人中间变量F1,F2和和F3.则则分别写输出分别写输出S和和C的逻辑表达式并化简的逻辑表达式并化简:将将A、B的的4种取值分别代人上式种取值分别代人上式.可得到中间变量可得到中间变量F1、F2、F3的真值表的真值表.进一步可得到进一步可得到S,C的真值表如的真值表如表表12-1所示。所示。上一页 下一页返回12.1 小规模集成组合逻辑电路的分

3、析小规模集成组合逻辑电路的分析 概述逻辑功能。分析表概述逻辑功能。分析表12-1真值表，可认为真值表，可认为AB是两个一是两个一位二进制数，则位二进制数，则S(Sum)是它们的和，是它们的和，C(Carry)是向高是向高位的进位。可见，电路的功能为实现两个一位二进制数的相位的进位。可见，电路的功能为实现两个一位二进制数的相加。该电路不考虑低位的进位，所以称为半加器加。该电路不考虑低位的进位，所以称为半加器HA(Half Adder)。图图12-2是半加器的逻辑符号。是半加器的逻辑符号。例例12-2 分析分析图图12-3所示的组合逻辑电路所示的组合逻辑电路解解 在图中引人中间变量在图中引人中间变

4、量F，则，则上一页 下一页返回12.1 小规模集成组合逻辑电路的分析小规模集成组合逻辑电路的分析分别写输出逻辑表达式并化简为分别写输出逻辑表达式并化简为将将An,、Bn和和Cn-1的的8种取值分别代入上式种取值分别代入上式.可得到中间变可得到中间变量量F,Y=AnBn、W=FCn-1的真值表的真值表.进一步可得到进一步可得到Sn和和Cn的真值表如的真值表如表表12-2所示。所示。上一页 下一页返回12.1 小规模集成组合逻辑电路的分析小规模集成组合逻辑电路的分析 概述逻辑功能。分析表概述逻辑功能。分析表12-2所示真值表可知，电路实现所示真值表可知，电路实现全加器全加器FA(Full Adde

5、r)的逻辑功能。输入的逻辑功能。输入An和和Bn为一位为一位二进制数，二进制数，Cn-1为低位的进位，输出为低位的进位，输出Sn为本位的和，为本位的和，Cn为本为本位的进位。全加器能把本位两个一位二进制加数和来自低位位的进位。全加器能把本位两个一位二进制加数和来自低位的进位三者相加，并得到求和结果和该位的进位信号，的进位三者相加，并得到求和结果和该位的进位信号，图图12-4是全加器的逻辑符号。是全加器的逻辑符号。上一页返回12.2 中规模集成组合逻辑电路的功中规模集成组合逻辑电路的功能与应用能与应用中规模集成中规模集成(MSI)器件是指每片在器件是指每片在100个门以下的集成芯片。个门以下的集

6、成芯片。*12.2.1编码器编码器在数字系统中在数字系统中.用若干位二进制代码表示文字、符号或者数码用若干位二进制代码表示文字、符号或者数码等多个特定对象的过程等多个特定对象的过程.称为编码。实现编码的电路称为编码称为编码。实现编码的电路称为编码器。器。1.编码器的基本原理编码器的基本原理如如图图12-5所示是编码器的方框图。输入是所示是编码器的方框图。输入是I0IN-1:共共N个待个待编码的数字信号编码的数字信号.如如101键盘共有键盘共有101个键个键.每个键只有两种每个键只有两种状态状态按下按下(提编码请求提编码请求)或末按下或末按下.则每个键对应只有两种取则每个键对应只有两种取值值0或

7、或1。输出是。输出是n位二进制代码位二进制代码Y0Yn-1,如表示如表示101键键盘上的数字、大小写字母和运算符号等的盘上的数字、大小写字母和运算符号等的7位位ASCII码码.表示表示十进制数的十进制数的1位位8421 BCD码。输入信号个数码。输入信号个数N和代码位数和代码位数n应满足编码原则应满足编码原则:下一页返回12.2 中规模集成组合逻辑电路的功中规模集成组合逻辑电路的功能与应用能与应用2.二进制优先编码器二进制优先编码器如如图图12-6所示是三位二进制所示是三位二进制(8线一线一3线线)优先编码器优先编码器74LS148的引脚排列图和逻辑符号的引脚排列图和逻辑符号.表表12-3是是

8、74LS148的功能表从功能表可以分析的功能表从功能表可以分析74LS148的功能。的功能。编码输入端编码输入端 低电平时提出编码请求低电平时提出编码请求(称为低电平有效称为低电平有效).用逻辑符号上的用逻辑符号上的“一一”号表示低电平有效号表示低电平有效.其中其中 的优的优先权最高先权最高.的优先权最低。的优先权最低。编码输出端编码输出端 为反码输出为反码输出.在逻辑符号上用在逻辑符号上用“一一”表示反码输出反码输出表示输出代码为反码表示反码输出反码输出表示输出代码为反码.如对如对 编码为编码为“111”的反码的反码“000”。上一页 下一页返回12.2 中规模集成组合逻辑电路的功中规模集成

9、组合逻辑电路的功能与应用能与应用选通输入端选通输入端 为低电平有效选通为低电平有效选通.即即 时允许编码时允许编码.时禁止编码时禁止编码(如功能表第如功能表第1行所示行所示)。选通输出端选通输出端 和扩展输出端和扩展输出端 可用于扩展编码器的功能。可用于扩展编码器的功能。当当 .表示允许编码表示允许编码().但无有效编码请求但无有效编码请求(所所有编码输入端都无效为有编码输入端都无效为1).如功能表第如功能表第2行所不。当行所不。当 =0.表示允许编码表示允许编码().且正在且正在(对编码输入端中提出编码请对编码输入端中提出编码请求且优先权最高的求且优先权最高的)进行编码进行编码.如功能表第如

10、功能表第310行所示。行所示。上一页 下一页返回12.2 中规模集成组合逻辑电路的功中规模集成组合逻辑电路的功能与应用能与应用3.二二-十进制十进制(10线线-4线线)优先编码器优先编码器如如图图12-7所示是二所示是二-十进制十进制(10线线-4线线)优先编码器优先编码器74LS147的引脚排列图和逻辑符号。的引脚排列图和逻辑符号。表表12-4是是74LS147的功能表从功能表可以分析的功能表从功能表可以分析74LS147的功能。的功能。74LS147有有4位位8421 BCD码反码输出端码反码输出端 ，有有9个低电平有效的编码输入端，优先权级从个低电平有效的编码输入端，优先权级从 到到 递

11、减，递减，即即 的优先权最高。的优先权最高。为隐含的输入端，由于优先权级最为隐含的输入端，由于优先权级最低，因此，当低，因此，当 到到 都无有效编码请求时，则认为都无有效编码请求时，则认为 提出提出编码请求，输出编码为编码请求，输出编码为 对应对应0000的反码的反码1111。上一页 下一页返回12.2 中规模集成组合逻辑电路的功中规模集成组合逻辑电路的功能与应用能与应用12.2.2译码器译码器译码是编码的逆过程，是将给定的二进制代码译码是编码的逆过程，是将给定的二进制代码“翻译翻译”成编成编码时赋子的原意。实现译码功能的电路称为译码器。码时赋子的原意。实现译码功能的电路称为译码器。1.二进制

12、译码器二进制译码器二进制译码器又称为变量译码器，有二进制译码器又称为变量译码器，有n线输入线输入-2n线输出，每线输出，每一个输出信号与输入信号的一个取值组合相对应。常用的有一个输出信号与输入信号的一个取值组合相对应。常用的有3线线-8线、线、4线线-16线译码器，如线译码器，如74LS138,74LS154等。等。如如图图12-8所示是三位二进制所示是三位二进制(3线线-8线线)译码器译码器74LS138的的引脚排列图和逻辑符号。引脚排列图和逻辑符号。表表12-5是是74LS138的功能表。的功能表。上一页 下一页返回12.2 中规模集成组合逻辑电路的功中规模集成组合逻辑电路的功能与应用能与

13、应用译码输入端译码输入端A2、A1、A0可输入可输入3位二进制代码位二进制代码.共有共有8种输入种输入取值组合。二进制译码器是存储器的组成部分取值组合。二进制译码器是存储器的组成部分.在存储器中用在存储器中用二进制代码表示存储单元的地址二进制代码表示存储单元的地址.所以又称二进制译码器为地所以又称二进制译码器为地址译码器址译码器.将译码输入端称为地址输入端。将译码输入端称为地址输入端。译码输出端译码输出端 为低电平有效为低电平有效.即当译码器处于工作状态即当译码器处于工作状态时时.每输入一个二进制代码将使对应的一个译码输出端为低电每输入一个二进制代码将使对应的一个译码输出端为低电平平(称为称为

14、“译中译中”).其它输出端均为高电平。用逻辑符号上方其它输出端均为高电平。用逻辑符号上方的的“-”号表示号表示“译中译中”时为低电平。时为低电平。上一页 下一页返回12.2 中规模集成组合逻辑电路的功中规模集成组合逻辑电路的功能与应用能与应用控制输入端控制输入端STA、和和 又称使能端又称使能端EN(Enable).仅当仅当STA=1、(即即 )时时.译译码器处于工作状态。否则码器处于工作状态。否则.译码器禁止工作译码器禁止工作.所有输出端均为所有输出端均为无效的高电平。使能端又叫做片选端无效的高电平。使能端又叫做片选端CS(Chip Select).利利用片选端可以方便地扩展译码器的功能。用

15、片选端可以方便地扩展译码器的功能。如如图图12-9所示电路实现用两片所示电路实现用两片3线线-8线译码器线译码器74LS138扩扩展成展成4线线-16线译码器。线译码器。上一页 下一页返回12.2 中规模集成组合逻辑电路的功中规模集成组合逻辑电路的功能与应用能与应用*2.二二-十进制译码器十进制译码器二二-十进制译码器能将输入的十进制译码器能将输入的4位位BCD码译成码译成10个译码输出个译码输出信号信号(十进制数十进制数)，又称为，又称为BCD码译码器。码译码器。图图12-10是二是二-十十进制进制(4线线-10线线)译码器译码器74LS42的引脚排列图和逻辑符号，的引脚排列图和逻辑符号，表

16、表12-6是是74LS42的功能表。的功能表。由译码器由译码器74LS42的功能表可知，当输入是的功能表可知，当输入是8421 BCD码时码时.将使对应的一个译码输出端将使对应的一个译码输出端“译中译中”为低电平。当输入不是为低电平。当输入不是8421 BCD码码(称为伪码称为伪码)时时.没有输出被没有输出被“译中译中”，所有输，所有输出端均为高电平。出端均为高电平。上一页 下一页返回12.2 中规模集成组合逻辑电路的功中规模集成组合逻辑电路的功能与应用能与应用3.数码显示译码器数码显示译码器在数字系统在数字系统(特别是数字测量仪表和数控设备特别是数字测量仪表和数控设备)中中.常常需要将常常需

17、要将用用BCD码表示的十进制数字显示出来码表示的十进制数字显示出来.以便读取测量和运算以便读取测量和运算的结果或监视数字系统的工作情况的结果或监视数字系统的工作情况.这就需要用到数字显示电这就需要用到数字显示电路。数字显示电路通常由显示译码器、驱动器和显示器等部路。数字显示电路通常由显示译码器、驱动器和显示器等部分组成，如分组成，如图图12-11所示。所示。下面分别介绍显示器和显示译码器下面分别介绍显示器和显示译码器/驱动器。驱动器。(1)七段显示数码管七段显示数码管常见的数字显示器件有半导体数码管、液晶常见的数字显示器件有半导体数码管、液晶(Liquid Crystal Display.简称

18、简称LCD)等。半导体数码管又称为等。半导体数码管又称为LED数码管数码管.LED是发光二极管是发光二极管(LightEmitting Diode)的简称。的简称。数字显示方式一般有字形重叠式、分段式和点矩阵式数字显示方式一般有字形重叠式、分段式和点矩阵式.本书只本书只讨论七段显示讨论七段显示LED数码管。数码管。上一页 下一页返回12.2 中规模集成组合逻辑电路的功中规模集成组合逻辑电路的功能与应用能与应用LED数码管由多个数码管由多个LED分段封装而成，使不同段发光，可以分段封装而成，使不同段发光，可以显示不同的字形。显示不同的字形。图图12-12(a)是一个七段显示是一个七段显示 LED

19、数码管数码管的外形图，的外形图，ag为七段笔划，为七段笔划，h为小数点。根据为小数点。根据LED内部接内部接法不同，七段显示法不同，七段显示 LED数码管有共阴型和共阳型两种形式，数码管有共阴型和共阳型两种形式，如如图图12-12(b)和和(c)所示。若将共阴型所示。若将共阴型LED数码管的公共数码管的公共阴极接地，当输入端。阴极接地，当输入端。ag中某段为高电平时，则该段被点中某段为高电平时，则该段被点亮亮;若将共阳型若将共阳型LED数码管的公共阳极接电源，当输入端。数码管的公共阳极接电源，当输入端。ag中某段为低电平时中某段为低电平时.则该段被点亮。一般则该段被点亮。一般LED的工作电的工

20、作电压为压为1.53V.正常工作电流为正常工作电流为510 mA.不允许超过最大不允许超过最大值值(通常为通常为30-50 mA)。上一页 下一页返回12.2 中规模集成组合逻辑电路的功中规模集成组合逻辑电路的功能与应用能与应用(2)七段显示译码器七段显示译码器/驱动器驱动器LED数码管通常采用数码管通常采用图图12-13所示的七段字形显示方式来表所示的七段字形显示方式来表示示09十个数字。七段显示器译码器能将输入的十个数字。七段显示器译码器能将输入的4位位BCD码码翻译成。翻译成。ag七个输出，以使七段显示七个输出，以使七段显示LED数码管各对应段数码管各对应段发光。常用的与共阴型发光。常用

21、的与共阴型LED数码管配合使用的显示译码器有数码管配合使用的显示译码器有74LS48,74LS49,74LS248,74LS249,CC4511等，这些显示译码器的输出端高电平有效。等，这些显示译码器的输出端高电平有效。如如图图12-14所示是七段显示译码器所示是七段显示译码器/驱动器驱动器74LS49的引脚的引脚排列图和逻辑符号排列图和逻辑符号.表表12-7是是74LS49的功能表。的功能表。上一页 下一页返回12.2 中规模集成组合逻辑电路的功中规模集成组合逻辑电路的功能与应用能与应用输入端输入端D、C、B、A的的D为最高位为最高位.A为最低位。当输入的是为最低位。当输入的是8421 BC

22、D码时码时.输出端。输出端。ag中相应字段中相应字段“译中译中”为高电为高电平平.显示数字显示数字09。当输入的不是。当输入的不是8421 BCD码时码时.数码管数码管显示一些特殊的符号或无显示。由于输出端显示一些特殊的符号或无显示。由于输出端“译中译中”时为时为高电平高电平.应当选用共阴型的应当选用共阴型的LED数码管与之配合使用。数码管与之配合使用。是灭灯控制输入端是灭灯控制输入端.当当 时时.译码器正常译码译码器正常译码;若若 ,7个输出端全都不个输出端全都不“译中译中”.译码器处于灭灯状态。灵活使用译码器处于灭灯状态。灵活使用 信号信号.可实现数字闪烁、将数字首尾部多余的可实现数字闪烁

23、、将数字首尾部多余的0熄灭等功能熄灭等功能上一页 下一页返回12.2 中规模集成组合逻辑电路的功中规模集成组合逻辑电路的功能与应用能与应用12.2.3数据选择器数据选择器数据选择器又称多路选择开关数据选择器又称多路选择开关(Multiplexer，简称，简称MUX).其其功能是在地址输入信号控制下功能是在地址输入信号控制下.选择多个输入数据中的一个传选择多个输入数据中的一个传送到输出端送到输出端.相当于一个单刀多掷开关。常见的相当于一个单刀多掷开关。常见的MSI数据选择数据选择器有器有4选选1,8选选1,16选选1。如如图图12-16所示是一个所示是一个4选选1数据选择器的功能示意图。数据选择

24、器的功能示意图。Y是输出端是输出端.D0 D3是数据输入端是数据输入端.A1、A0是地址输入端。当是地址输入端。当A1A0分别处于四种状态分别处于四种状态00,01,10,11时时.分别选择分别选择D0、D1、D2、D3从从Y端输出。端输出。8选选1和和16选选1的功能类似的功能类似.只是输入端只是输入端个数更多。个数更多。n位地址输入端允许有位地址输入端允许有2n个数据输入端个数据输入端上一页 下一页返回12.2 中规模集成组合逻辑电路的功中规模集成组合逻辑电路的功能与应用能与应用1.双双4选选1数据选择器数据选择器74LS153是双是双4选选1数据选择器，它内部有两个数据选择器，它内部有两

25、个4选选1MUX，地址输入端，地址输入端A1、A0为两个为两个MUX公用，每个公用，每个MUX分别有独分别有独立的数据输入端立的数据输入端D0D3、数据输出端、数据输出端Y和控制输入端和控制输入端 。74LS153的引脚排列图和逻辑符号如的引脚排列图和逻辑符号如图图12-17所示。功能所示。功能表如表如表表12-8所示。所示。是控制输入端是控制输入端(又称使能端又称使能端).当当 时时.禁止工作禁止工作.输输入数据被封锁入数据被封锁.Y=0;当当 时时.实现实现4选选1功能功能.由地址输由地址输入端决定哪一路输入数据从入端决定哪一路输入数据从Y输出。输出。为低电平有效为低电平有效.用逻用逻辑符

26、号上方的辑符号上方的“-”号表示。号表示。上一页 下一页返回12.2 中规模集成组合逻辑电路的功中规模集成组合逻辑电路的功能与应用能与应用2.8选选1数据选择器数据选择器8选选1数据选择器数据选择器74LS151的引脚排列图和逻辑符号如的引脚排列图和逻辑符号如图图12-18所示。功能表如所示。功能表如表表12-9所示。所示。A2、A1、A0为地址输为地址输入端入端.D0D7为数据输入端为数据输入端.Y和和 为互补输出的数据输出端，为互补输出的数据输出端，为低电平有效的控制输入端。为低电平有效的控制输入端。*3.应用举例应用举例(1)功能扩展功能扩展利用控制输入端利用控制输入端 .外加相应门控电

27、路外加相应门控电路.可用两片可用两片8选选1数据数据选择器选择器74LS151构成构成16选选1数据选择器数据选择器.电路如电路如图图12-19所示。由图可知所示。由图可知.16选选1的的4位地址输入端为位地址输入端为A3、A2、A1、A0,16个数据输入端为个数据输入端为D15D8(高位片高位片),D7D0(低位片低位片)。上一页 下一页返回12.2 中规模集成组合逻辑电路的功中规模集成组合逻辑电路的功能与应用能与应用当当A3=0时时.片片工作工作.片片禁止禁止.由低三位由低三位A2A1A0决定决定D7D0中哪个输入被中哪个输入被“选中选中”;当当A3=1时时.片片禁止禁止.片片工作工作.由

28、低三位由低三位A A2A1A0决定决定D15D8中哪个输入被中哪个输入被“选中选中”。将两片。将两片8选选1的输出端的输出端Y和和 分别通过或门和与门综合分别通过或门和与门综合.便可得到便可得到16选选1的输出端的输出端Y和和 。这样。这样.便实现了便实现了16选选1的逻的逻辑功能。辑功能。(2)实现组合逻辑函数实现组合逻辑函数分析数据选择器的功能表可知分析数据选择器的功能表可知.如果某函数的输入变量个数与如果某函数的输入变量个数与MUX的地址输入端个数相等的地址输入端个数相等.便可将输入变量接至数据选择便可将输入变量接至数据选择器的地址输入端器的地址输入端.此时此时.只要改变数据输入端的状态

29、只要改变数据输入端的状态(0或或1).便可实现组合逻辑函数。便可实现组合逻辑函数。上一页 下一页返回12.2 中规模集成组合逻辑电路的功中规模集成组合逻辑电路的功能与应用能与应用*12.2.4加法器加法器加法器是实现加法运算的逻辑电路。在本章加法器是实现加法运算的逻辑电路。在本章12.1.2节组合节组合逻辑电路的分析举例中逻辑电路的分析举例中.例例12-1介绍了半加器，例介绍了半加器，例12-2介介绍了全加器，它们实现的都是一位二进制数的加法运算。要绍了全加器，它们实现的都是一位二进制数的加法运算。要实现多位二进制数的加法运算，可将多位全加器联接起来实实现多位二进制数的加法运算，可将多位全加器

30、联接起来实现，进位的方式分别有现，进位的方式分别有“行波进位行波进位”和和“超前进位超前进位”两种。两种。74LS283是一个超前进位的生位二进制加法器，可实现两是一个超前进位的生位二进制加法器，可实现两个个4位二进制数的相加，其引脚排列图和逻辑符号如位二进制数的相加，其引脚排列图和逻辑符号如图图12-21所示。图中所示。图中CI是低位的进位，是低位的进位，CO是向高位的进位。该电是向高位的进位。该电路可以实现路可以实现A3A2A1A0和和B3B2B1B0两个二进制数的相加，两个二进制数的相加，而且可以考虑低位的进位而且可以考虑低位的进位CI以及向高位的进位以及向高位的进位CO，S3S2S1S

31、0是对应各位的和。是对应各位的和。上一页 下一页返回12.2 中规模集成组合逻辑电路的功中规模集成组合逻辑电路的功能与应用能与应用*12.2.5数值比较器数值比较器能够实现比较数字大小的电路，称为数值比较器。当两个数能够实现比较数字大小的电路，称为数值比较器。当两个数A和和B相比较时，会有三种可能的结果相比较时，会有三种可能的结果:AB、AB,FAB、IAB3.则则AB;若若A3B3.则则AB2.则则AB;若若A2B2.则则AB、IAB和和IA=B.它们是低位比较的结果利用级联输入它们是低位比较的结果利用级联输入.可以很方可以很方便地扩展比较器的位数。便地扩展比较器的位数。上一页返回图图12-

32、1 例例12-1的逻辑电路的逻辑电路返回表表12-1 例例12-1的真值表的真值表返回图图12-2 半加器的逻辑符号半加器的逻辑符号返回图图12-3 例例12-2的逻辑电路的逻辑电路返回表表12-2 例例12-2的真值表的真值表返回图图12-4 全加器的逻辑符号全加器的逻辑符号返回图图12-5 编码器的方框图编码器的方框图返回图图12-6 8线线-3线优先编码器线优先编码器74LS148返回表表12-3 8线线-3线优先编码器线优先编码器74LS148的功能表的功能表下一页表表12-3 8线线-3线优先编码器线优先编码器74LS148的功能表的功能表返回上一页图图12-7 10线线-4线优先编

33、码器线优先编码器74LS147返回表表12-4 10线线-4线优先编码器线优先编码器74LS147的功能表的功能表返回图图12-8 3线线-8线译码器线译码器74LS138返回表表12-5 3线线-8线译码器线译码器74LS138的的功能表功能表返回图图12-9 用用3线线-8线译码器线译码器74LS138扩展成扩展成4线线-16线译码器线译码器返回图图12-10 4线线-10线译码器线译码器74LS42返回表表12-6 4线线-10线译码器线译码器74LS42的的功能表功能表下一页表表12-6 4线线-10线译码器线译码器74LS42的的功能表功能表返回上一页图图12-11数字显示电路的组成

34、方框图数字显示电路的组成方框图返回图图12-12 七段显示七段显示LED数码管数码管返回图图12-13 七段数码管字形显示方式七段数码管字形显示方式返回图图12-14 七段显示译码器驱动器七段显示译码器驱动器74LS49返回表表12-7 七段显示译码器七段显示译码器/驱动器驱动器74LS49的功能表的功能表返回图图12-16 4选选1数据选择器功能示意图数据选择器功能示意图返回图图12-17 双双4选选1数据选择器数据选择器74LS153返回表表12-8 双双4选选1数据选择器数据选择器74LS153的功能表的功能表返回图图12-18 8选选1数据选择器数据选择器74LS151返回表表12-9 8选选1数据选择器数据选择器74LS151的的功能表功能表返回图图12-19 用用8选选1数据选择器数据选择器74LS151构成构成16选选1数据选择器数据选择器返回图图12-21 4位加法器位加法器74LS283返回图图12-22 4位数值比较器位数值比较器74LS85返回表表12-12 4位数值比较器位数值比较器74LS85的的功能表功能表下一页表表12-12 4位数值比较器位数值比较器74LS85的的功能表功能表返回上一页