第5章时序逻辑集成电路.ppt

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1、第5章 时序逻辑集成电路第第5章章时序逻辑集成电路时序逻辑集成电路5.1 计数器基础计数器基础 5.1.1计数器的种类计数器的种类计数器是数字系统中具有记忆功能的一种电路,它用以累计输入脉冲的个数实现计数操作功能.由于触发器具有”记忆”功能,所以利用触发器可以构成各种形式的计数器。计数器在数字系统中的应用十分广泛。如，在电子计算机的控制中，对指令地址进行计数，以便顺序取出下一条指令；在数字仪器中计数器不仅对脉冲个数进行计数，最后还以人们习惯的十进制数的形式显示出结果。除此以外，还经常用作定时，分频和执行运算。总之，计数器几乎为每一种数字设备不可缺少的部分，是现代数字系统中最基本的数字逻辑部件。

2、计数器的种类很多，特点各异。它的主要分类如下：第5章 时序逻辑集成电路1按计数器中各个触发器状态转换情况分按计数器中各个触发器状态转换情况分异步计数器异步计数器：没有公共时钟脉冲，输入计数脉冲只作用于某些触发器CP端，而其它触发器的的触发信号则由电路内部提供。即各个触发器状态翻转有先有后。同步计数器同步计数器：各个触发器的状态转换是在同一时钟脉冲（输入计数脉冲）触发下同时发生的，即各个触发器状态的翻转与输入脉冲同步。由于计数脉冲同时加到各个触发器。显然，它的计数速度要比异步计数器快得多。2按计数进制分按计数进制分二进制计数器二进制计数器：按二进制运算规律进行计数的电路称为二进制计数器。十进制计

3、数器十进制计数器：按十进制运算规律进行计数的电路称为十进制计数器N（任意）进制计数器任意）进制计数器：指二、十进制计数器之外的其它进制计数器统称为任意进制计数器。如七进制、使十二进制、六十进制计数器等。第5章 时序逻辑集成电路3按计数增减分按计数增减分加法计数器加法计数器：按递增计数规律计数的电路称作加法计数器。减法计数器减法计数器：按递减计数规律计数的电路称作减法计数器。加加/减计数器减计数器：在加/减控制信号作用下，即可作加法计数又可作减法计数的电路称作加/减计数器，通常又称可逆计数器.第5章 时序逻辑集成电路5.1.2异步二进制计数器异步二进制计数器二进制的一位有两个状态0和1，所以一个

4、双稳态触发器便可以计一位二进制数，图5.1是用JK触发器组成的4位二进制加法计数器的逻辑图，图中低位触发器的Q端接高位触发器的CP端，这样低位由1变0时，给高位触发器一负阶跃脉冲使其翻转。如在计数之前，各触发器都置0，即Q3=Q2=Q1=Q0=0，当计数脉冲到来时，各触发器状态转换及计数情况如表5.1所示。由表可知，第1个脉冲输入后，Q0由0变1，即Q0=1，其它触发器不变。当第2个脉冲过后，Q0由1变0，并产生一个负脉冲，加在FF1的CP端，使FF1翻转，Q1由0变1，FF2、FF3不变。依次类推。当第16个脉冲来到后，4个触发器又复位到0。计数器所累计的脉冲个数可用下式表示：NP=Q323

5、+Q222+Q121+Q020第5章 时序逻辑集成电路图5.1异步二进制计数器第5章 时序逻辑集成电路表5.14位二进制计数器状态表第5章 时序逻辑集成电路图5.2是图5.1二进制递增计数器工作波形图。由波形图可以看出，每增加一级触发器，输出脉冲的周期增加一倍，即频率降低一倍。因此一位二进制计数器便是一个二分频器。当触发器的个数为n时，最后一个触发器输出脉冲的频率为输入脉冲频率的1/2n，它能计入的最大脉冲个数为2n1。图5.2二进制计数器工作波形图第5章 时序逻辑集成电路5.1.3同步计数器同步计数器同步计数器是用同一时钟脉冲同时触发所有触发器，现以同步十进制计数器为例加以讨论，图5.3是一

6、8421码同步十进制递增计数器的逻辑图。图5.38421码同步十进制递增计数器第5章 时序逻辑集成电路该计数器由JK触发器组成，由图可知，各触发器输入端J、K逻辑表达式，即(驱动方程)如下：第5章 时序逻辑集成电路将上驱动方程代入JK触发器的特性方程，得到状态方程如下：第5章 时序逻辑集成电路设计数器初始状态为Q3Q2Q1Q0=0000，根据上状态方程，通过计算可以得到各触发器现态下的次态，如表5.2所示，由状态表可以看出，图5.3是8421码同步十进制递增计数器。第5章 时序逻辑集成电路 5.2 集成计数器 5.2.1集成同步二进制计数器随着集成电路技术的发展，目前已系列生产多种MSI（中规

7、模集成电路）计数器。所谓中规模集成计数器，就是将整个计数器电路全部集成在一个单片上，为了增强集成计数器的适应能力，一般中规模计数器设有更多的附加功能，使用也更方便。实现同步二进制计数的方法很多，一般由n个触发器组成的二进制计数器称为n位二进制计数器，它共有2n=N个有效状态。N称为计数器的模或计数器容量。也称计数器的长度，有时n位二进制计数器也称N（2n=N）进制计数器，如n=3，3位二进制计数器也称为8进制计数器。现有大量现成的中规模集成电路可选用，在此以74LS161集成计数器为例，讨论同步二进制计数器。第5章 时序逻辑集成电路1.同步二进制计数器同步二进制计数器74LS161：4位同步二

8、进制计数器74LS161功能表如表5.3所示。表5.374LS161功能表第5章 时序逻辑集成电路(a)(b)图5.4同步二进制计数器74LS161(a)逻辑符号(b)外引线图第5章 时序逻辑集成电路74LS161功能及特点如下：（1）74LS161具有异步清“0”功能，即当CR为低电平时，无论其他各输入端的状态如何，各触发器均被置“0”，即该计数器被清“0”，CR也叫直接清零控制端。（2）74LS161具有同步预置初始数的功能，即当CR=1，LD=0且在CP（上升沿）时计数器将d0d1d2d3同时置入Q0Q1Q2Q3即Q0Q1Q2Q3=d0d1d2d3，LD也称同步预置初始数控制端。（3）7

9、4LS161具有保持（禁止）功能，即当CR=1，LD=1，CTTCTP=0时，计数器既不清“0”也不预置数，处于保持状态，也就是说Q0Q1Q2Q3状态保持不变。第5章 时序逻辑集成电路（4）74LS161具有计数功能，即当CR=1，LD=1，CTTCTP=1时，计数器进行计数，其计数规律见图5.5，即4位二进制计数器（16进制），所以CTT、CTP称为计数控制端。其中CO为进位输出CO=Q0Q1Q2Q3CTTCTP0000000100100011010001010110011111111110110111001011101010011000图5.574LS161集成计数器计数规律第5章 时序逻

10、辑集成电路第5章 时序逻辑集成电路2.74LS161的应用的应用现以74LS161为例，介绍应用集成计数器（74LS161）构成N进制计数器原理和方法。（1）用预置数端复位法如图5.7所示为利用74LS161集成计数器连接成十进制计数器。图5.7预置数端复位法第5章 时序逻辑集成电路电路工作原理是：输入计数脉冲，只要计数器未计到“9”时，Q0、Q3总有一个为0，门G关闭输出为1，即LD=1，计数器处于计数状态。当计数器计到“9”时，Q3、Q0均为1，门G输出为0（即LD=0），计数器处于置数状态。在下一个CP脉冲上升沿到来后（即第10个计数脉冲输入后），由于数据输入端d3d0均为0，因此，就将

11、计数器置成0态。一旦计数器到0态，LD就变为1，计数器又继续执行计数功能，重新开始计数。根据上述原理，只要将图5.2.7所示电路Q3Q2Q1Q0不同的状态（00011110）通过与非门反馈到预置数控制端便可以构成215进制中的任意进制计数器。用这种方法构成的N进制计数器，计数状态始终是从0000开始的。第5章 时序逻辑集成电路(2)用进位输出置最小数法构成N进制计数器图5.8进位输出置最小数法第5章 时序逻辑集成电路图5.8所示是采用这种方法构成的十进制计数器例子，其中门G的输入接到CO端。当进位输出端CO=1时，LD=0，计数器置数d3d0=0110，因此在下一个CP脉冲到来时，计数器被置成

12、数据端的状态（即Q3Q2Q1Q0=0110），这时进位输出随即变为0，则LD变为1，计数器又执行计数功能，但这时是以Q3Q2Q1Q0为0110为起始状态开始计数。当计到1111状态时，CO又为1，LD=0，计数器恢复到0110状态。由此可见，计数顺序是01101111，为十进制计数器。同样，只要改变计数器并行输入数据端d3d0的值，就可以在215进制中接成任意进制计数器。用进位输出置最小数法构成N进制计数器，其数据输入端所预置的最小数，可由2nN为确定。如N=10，则预置数应为2410=6，即d3d0应为0110；若N=5，则预置数应为11，即d3d0应为1011。第5章 时序逻辑集成电路（3

13、）用直接清0复位法构成N进制计数器图5.9直接清0复位法图5.9所示电路是采用直接清0方式构成的十进制计数器。其工作过程为，在计数未到“10”时，Q3、Q1至少有一个为0，计数器正常计数（不清0），当计数器刚出现Q3Q2Q1Q0为1010时，CR=0，计数器即刻清0，随着计数器输出状态的改变，清0脉冲也消失，计数器又从0000状态开始计数。第5章 时序逻辑集成电路用这种方法构成的N进制计数器有两个问题：一是存在着极短暂的过渡状态问题。如，在十进制计数器中（N=10）,当计数器计到1001时，按理说再输入一个计数脉冲，应该马上归零。然而用直接清0复位的电路，并不使计数器立即清0，而是先转换到10

14、10状态，使CR=0，继而使计数器复位，成为0000状态。随后CR=0信号消失，计数器又开始计数。十进制计数器的计数状态从00001001，中间出现1010的过渡状态时间极其短暂，然而是必要的，否则就不可能将计数器复位。二是清0方式复位的可靠性问题。由于组成计数器的各级触发器的性能和负载情况不相同，当CR=0时，只要任何一个触发器翻转到0状态，则过渡状态立即消失，清0脉冲信号（CR=0）也随之消失。一旦CR变为1，没有来得及翻转转的触发器就无法清0，这样，有的触发器仍处于原来的1状态。显然这种方法构成N进制计数器的可靠性不是很高。第5章 时序逻辑集成电路由于这种方法简单、方便，利用现成集成计数

15、器构成N进制计数器也比较经济，所以被普遍采用。若对可靠性要求特别高，则可采用图5.10所示十进制计数器的改进电路。图5.10十进制计数器改进电路第5章 时序逻辑集成电路其中，在与非门和CR之间接进一个基本RS触发器，用以将CR=0的状态暂存一下，以使得清0复位信号有足够作用时间，使计数器可靠清0。电路的工作原理简述如下：平时基本RS触发器在CP脉冲作用下总是处于1态，即CR=Q=1。当计入十个脉冲时，第十个计数脉冲的上升沿使计数器输出Q3Q2Q1Q0=1010，与非门G输出为0，使基本RS触发器置0，则Q=0，计数器清0。第十个计数脉冲的下降沿到来时，才将基本RS触发器置1，即Q=1，CR=1

16、，计数器清0复位信号才消失。这样CR=0的时间加大了，约与CP脉冲宽度相同，从而提高了电路工作的可靠性。第5章 时序逻辑集成电路用级联的方法，可获得N进制计数器。图5.11给出的是采用直接清0复位的方法构成的一百进制计数(N=100）。图5.1174LS161级联实现100进制计数器第5章 时序逻辑集成电路5.2.2集成异步二进制计数器集成异步二进制计数器74LS93是异步4位二进制加法计数器，图5.12和图5.13分别为它的逻辑符号和逻辑图，在图5.13中，FF0构成一位二进制计数器，FF1、FF2、FF3构成模8计数器。若将CP1端与Q0端外部相连，就构成模16计数器。因此，74LS93又

17、称为二八十六进制计数器。此外，R1、R2为异步清0端高电平有效。图5.1274LS93逻辑符号第5章 时序逻辑集成电路5.1374LS93逻辑图第5章 时序逻辑集成电路5.2.3集成同步十进制计数器集成同步十进制计数器74LS192是一个同步十进制可逆计数器。它有两个时钟输入端，当从CU输入时，进行加法计数，从CD输入时，进行减法计数。它有进位和借位输出，可进行几位串接计数。它还有独立的置“0”输入端，并且可以单独对加法或减法计数进行预置数。(a)(b)图5.1474LS192(a)逻辑符号(b)外引线图第5章 时序逻辑集成电路74LS192的功能表如表5.4所示。其功能特点如下：1.置置“0

18、”。74LS192有异步置0端R，不管计数器其他输入端处于什么状态，只要在R端加高电平，则所有触发器均被置0，计数器复位。2.预置数。预置数。74LS192的预置数是异步的。当R为低电平，置数控制端为低电平时，不管时钟端的状态如何，输出端Q3Q0可预置成与数据端D3D0相一致的状态。3.加法计数和减法计数。加法计数和减法计数。加法计数时，R为低电平，LD、CD为高电平，计数脉冲从CU端输入。当计数脉冲上升沿到来时，计数器的状态按8421BCD码的递增顺序进行加法计数。当CU为高电平,计数脉冲从CU端输入,计数器进行减法计数。第5章 时序逻辑集成电路4.进位输出。进位输出。计数器作十进制加法计数

19、时，在CU端第9个输入脉冲上升沿作用后，计数状态为1001，当其下降沿到来时，进位输出端CO产生一个负的进位脉冲。第10个脉冲上升沿作用后，计数器复位。将进位输出CO与后一级的CU相连，可实现多位计数器级联。当CO反馈至LD输入端，并在并行数据输入端D3D0输入一定的预置数，可实现10以内任意进制的加法计数。5.借位输出。借位输出。计数器作十进制减法计数时，设初始状态为1001。在CD端第9个输入脉冲上升沿作用后，计数状态为0000，当其下降沿到来后，借位输出端BO产生一个负的借位脉冲。第10个脉冲上升沿作用后，计数状态恢复为1001。同样，将借位输出BO与后一级的CD相连，可实现多位计数器级

20、联。通过BO对LD的反馈连接可实现10以内任意进制的减法计数。第5章 时序逻辑集成电路表5.474LS192功能表第5章 时序逻辑集成电路图5.1574LS192时序图第5章 时序逻辑集成电路5.2.4集成异步十进制计数器集成异步十进制计数器74LS90是二五十进制计数器，其逻辑图等见图5.16所示。图中FF0构成一位二进制计数器，FF1、FF2、FF3、构成异步五进制加法计数器。若将输入时钟脉冲CP接于CP0端，并将CP1端与Q0端相连，便构成8421码异步十进制计数器。若将输入时钟脉冲CP接于CP1端，并将CP0端与Q3端相连，便构成5421码异步十进制计数器。第5章 时序逻辑集成电路图5

21、.16二五十进制计数器74LS90逻辑图第5章 时序逻辑集成电路图5.175421码异步十进制加法计数器第5章 时序逻辑集成电路表5.574LS90功能表第5章 时序逻辑集成电路 5.2.5 计数器的应用计数器的应用 1测量脉冲频率测量脉冲频率如图5.18将待测频率的脉冲和取样脉冲一起加到与门，在取样脉冲为正的t1t2期间内，与门开启，输出待测频率的脉冲，由计数器计数，计数器的值就是t1t2期间的脉冲数N，不难得到脉冲的频率为f=N/(t1t2)图5.18测量脉冲频率框图第5章 时序逻辑集成电路图5.19准确的取样脉冲电路框图第5章 时序逻辑集成电路2测量脉冲周期（或宽度）测量脉冲周期（或宽度

22、）图5.20测量脉冲周期电路图第5章 时序逻辑集成电路3计数器组成分频器计数器组成分频器分频器可用来降低信号的频率，是数字系统中常用的器件。N进制计数器可实现N分频。例如在一个数字电话PCM30/32路基群系统中，需要各种各样的基准脉冲信号以实现采样、编码、同步等，这些信号就是依靠分频器产生的。该系统的时钟脉冲产生电路的方框图如图5.21所示。由晶体振荡器产生4096KHZ的高稳定基准信号，通过2分频产生2048KHZ的系统基准时钟信号。该信号经过8分频产生用于编码和解码的256KHZ的位脉冲信号，位脉冲信号再经过32分频产生8KHZ的采样脉冲，最后将采样脉冲16分频产生500HZ复帧脉冲信号

23、。第5章 时序逻辑集成电路图5.21PCM30/32路基群系统时钟框图第5章 时序逻辑集成电路5.3集成寄存器集成寄存器寄存器是数字系统中的重要逻辑部件，它是将数字系统中将数码、运算结果或指令信息（这些信息以二进制代码表示）暂时存放起来的电路。一个触发器就是最简单的寄存器，它能存放1位二进制数码。N位寄存器内有N个触发器。寄存器由触发器和门电路构成，一般具有清零、接收数据、存放数据和输出数据功能，只有在得到接收指令（数据选通有效）时，寄存器才能接收要寄存的数据。寄存器种类很多，按逻辑功能分为数码寄存器和移位寄存器两类；按输出状态分为双态寄存器和三态寄存器，还可以按照位数、输入/输出方式等分成若

24、干类。第5章 时序逻辑集成电路5.3.1数码寄存器数码寄存器1.数码寄存器组成数码寄存器组成图5.22基本寄存器示意图第5章 时序逻辑集成电路数码寄存器有的也称基本寄存器，它最基本的功能是将出现在传输线上数据存储（锁存）起来，图5.22是由D触发器组成的4位数码寄存器示意图。图中，4个D触发器用于锁存数据，下面分析电路的功能及工作原理。（1）清零电路中使用D触发器具有异步清零端，4个触发器的RD端同时与清零输入端CR相接。当CR为低电平时，4个D触发器的输出端Q0Q3皆为零。（2）数据选通在输入数据线与D触发器的输入端之间接入一与门。与门一个输入端接数据线，一个输入端接控制线IE。该控制线的电

25、平决定与门是否导通，由此可以控制是否将数据线上的数据寄存。第5章 时序逻辑集成电路（3）数据寄存D触发器的触发方式为上升沿触发，图5.22中，触发器的D输入端连接外电路的数据线D0D3。根据D触发器的特征方程QN+1=Dn，当控制脉冲CP上升沿到来时，D0D3的数据送至Q0Q3。（4）三态输出一般寄存器都有三态输出。当不需要从寄存器输出端取数据时，寄存器呈现高阻状态，以不影响与寄存器输出端相连的数据线的状态。要实现三态输出需采用三态门。图5.22中，在D触发器的输出端加接一个三态输出的非门，非门的输入端接D触发器的，三态输出控制端接控制线OE。当OE为低电平时，为高阻输出，当OE为高电平时，三

26、态门的输出等于D触发器的输出。三态门控制端只控制输出端是否为高阻，不影响数据是否写入触发器。第5章 时序逻辑集成电路2、基本寄存器的使用方法、基本寄存器的使用方法仅具有数据锁存功能的寄存器在数字系统中得到广泛的应用，下面以74LS1734D锁存器为例，介绍基本寄存器的功能与使用方法。74LS173内部包含4个D触发器，组成4位数据锁存器，其逻辑符号及外引线如图5.23所示，图5.23中，各引脚及其代表的意义如表5.6所示，其功能如表5.7所示。74LS173的输出端Q可以直接与总线相连。当三态允许控制OE1或OE2均为低电平时，输出端为正常逻辑状态，可用来驱动负载或总线；当OE1或OE2为高电

27、平时，输出呈高阻状态，既不驱动总线，也不是总线的负载。此时寄存器的时序操作不受影响。数据选通端IE1、IE2可控制数据是否进入触发器。当IE1、IE2均为低电平时，在时钟脉冲CP上升沿作用下，D0D3进入相应的触发器。第5章 时序逻辑集成电路表5.674LS173引脚功能第5章 时序逻辑集成电路图5.23数据锁存器74LS173第5章 时序逻辑集成电路表5.774LS173功能表第5章 时序逻辑集成电路5.3.2移位寄存器移位寄存器具有存放数码和使数码逐位右移或左移的电路称作移位寄存器，又称移存器。移位寄存器又分为单向移位和双向移位寄存器。下面分别介绍。1.单向移位寄存器单向移位寄存器 图5.

28、24所示为由4个D触发器组成的4位右移位寄存器。这4个D触发器共用一个时钟脉冲信号，因此为同步时序逻辑电路。数码由FF0的D1端串行输入，其工作原理如下。第5章 时序逻辑集成电路图5.24由D触发器组成的右移位寄存器第5章 时序逻辑集成电路设串行输入数码D1=1011，同时FF0FF3都为0状态。当输入第一个数码1时，这时D0=1、D1=Q0=0、D2=Q1=0、D3=Q2=0，则在第1个移位脉冲CP的上升沿作用下，FF0由0状态翻到1状态，第一位数码1存入FF0中，其原来的状态Q0=0移入FF1中，数码向右移了一位，同理FF1、FF2、FF3中的数码也都依次向右移了一位。这时，寄存器的状态为

29、Q3Q2Q1Q0=0001。当输入第二数码0时，则在第二个移位脉冲CP上升沿的作用下，第二个数码0存入FF0中，这时，Q0=0，FF0中原来的数码1移入FF1中，Q1=1，同理Q2=Q3=0移位寄存器中的数码又依次向右移了一位。这样，在4个移位脉冲作用下，输入的4位串行数码1011全部存入了寄存器中。移位情况如表5.8所示。第5章 时序逻辑集成电路表5.8右移位寄存器的状态表第5章 时序逻辑集成电路2.双向移位寄存器双向移位寄存器 双向移位寄存器既可以向左移又可以向右移，现以集成双向移位寄存器74LS194为例加以介绍。图5.25所示为4位双向移位寄存器74LS194的逻辑符号及外引线图。图中

30、清零端，D0D3为并行数码输入端，DSR为右移串行数码输入端，DSL为左移串行数码输入端，M0和M1为工作方式控制端，Q0Q3为并行数码输出端，CP为移位脉冲输入端。74LS194的功能表见表5.9，由该表可知它有如下主功能：第5章 时序逻辑集成电路图5.25双向移位寄存器74LS194第5章 时序逻辑集成电路表5.974LS194逻辑功能表第5章 时序逻辑集成电路(1)置0功能。当CR=0时，双向移位寄存器置0。Q0Q3都为0状态。(2)保持功能。当CR=1，CP=0，或CR=1，M1M0=00时，双向移位寄存器保持原状态不变。(3)并行送数功能。当CR=1，M1M0=11时，在CP上升沿作

31、用下，使D0D3端输入的数码d0d3并行送入寄存器，显然是同步并行送数。(4)右移串行送数功能。当CR=1，M1M0=01时，在CP上升沿作用下，执行右移功能，DSR端输入的数码依次送入寄存器。(5)左移串行送数功能。当CR=1，M1M0=10时，在CP上升沿作用下，执行左移功能，DSL端输入的数码依次送入寄存器。第5章 时序逻辑集成电路5.3.3寄存器的应用寄存器的应用1.构成扭环计数器构成扭环计数器图5.26用移位寄存器构成扭环计数器第5章 时序逻辑集成电路 图5.26为一双向移位寄存器74LS194加一反馈电路（反相器）构成的扭环计数器，当电路清零后，随着计数脉冲的到来，数据右移，Q3Q

32、2Q1Q0的数据依次为00000001001101111000110011101111共有8种不同的状态，并且构成一个循环。接在寄存器后面的译码器可以对这8种状态译码，得到07共8个数字，显然，上述电路构成八进制计数器。第5章 时序逻辑集成电路计数前，如果不清零，由于随机性，随着计数脉冲的到来，Q3Q2Q1Q0的状态可能进入如下的循环：01001001001001011010110101101011原来的译码器无法对这8种状态译码。这种循环称之为封闭无效循环。因此，不允许寄存器工作在这种循环状态。除了在无效循环外，上述计数器的另一个缺点是没有充分利用寄存器输出的所有状态。解决的办法是设计反馈逻

33、辑电路。第5章 时序逻辑集成电路由寄存器构成的计数器的一般电路如图5.27所示。图5.27由移位寄存器构成的计数器的一般电路第5章 时序逻辑集成电路2.实现并、串与串、并转换实现并、串与串、并转换 在数字系统中，如果要将数据进行远距离传送，为使设备简单，发送端常常要将并行数据转换为串行数据。接收端接收到数据以后，为使数据处理起来比较快捷，又需要将串行数据转换为并行数据。在一般的系统中，这种转换都由超大规模集成电路内部的移位寄存器来完成。在某些试验或实用系统中，则由具有并入串出与并出的移位寄存器来完成。在传送8位数据时，常采用74LS165两种移位寄存器。图5.28为采用这两种寄存器的实用电路。

34、图中，74LS165为8位并入串出移位寄存器。它有两个完全等价的时钟输入端CP1、CP2，当其中一个接高电平时，时钟被封闭，一个接低电平时，另一个可以输入时钟脉冲。第5章 时序逻辑集成电路图5.28并、串与串并转换电路第5章 时序逻辑集成电路本章小结本章小结计数器是组成数字系统的重要部件之一，它的功能就是计算输入脉冲的数目。根据计数脉冲输入方式的不同，可将计数器分为同步计数器和异步计数器两类。同步计数器工作速度较高，但控制电路较复杂，CP脉冲的负载较重。异步计数器电路简单，对CP脉冲负载能力要求低，但工作速度较低。计数器根据计数进制不同又可分为二进制、十进制和任意进制计数器。前两种计数器有许多

35、集成电路产品可供选择，而任意进制计数器如果没有现成的产品，则可以将二进制或十进制计数器通过引入适当的反馈控制信号来实现任意进制计数。第5章 时序逻辑集成电路计数器的功能表较为全面反映了计数器的功能，看懂了功能表是正确使用集成计数器的第一步。因此，对于初学者来说，这是必须掌握的。计数器除了有计数脉冲输入端、计数值输出端外，通常还有数据加载端、复位端、进位端、借位端等，合理地利用这些控制端，可以用同一个计数器实现多种不同进制的计数功能。这一点十分重要，应重点掌握。同时，计数器的级联可以增加计数长度，在实际数字系统中经常采用，因此也要求掌握。寄存器是数字电路系统中应用最多的逻辑部件之一。其基本原理是

36、利用触发器来接收、存储和发送数据。一个触发器可以构成一个最基本的寄存1位数据的逻辑单元。基本寄存器一般具有置数、清零、存储、三态输出等功能。它是构成各种寄存器的基础。第5章 时序逻辑集成电路移位寄存器除能将数据存储外，还能将寄存的数据按一定方向传输。将几个D触发器的触发端连接到一起，输入、输出端首尾相接，就构成一个移位寄存器。移位寄存器有串行输入与并行输入及串行输出与并行输出两种不同的输入、输出形式，具有加载数据、左移位、右移位等多种功能。寄存器寄存数据或对数据进行移位操作，都必须受时钟脉冲控制。其触发方式有电平触发、边沿触发、双沿触发等多种形式。使用寄存器时，必须对其触发方式、输出方式等有足够的认识。作为一种重要的逻辑器件，集成寄存器在数字电路中得到广泛的应用。如构成序列信号发生器、计数器、分频器、可编程分频器、串并转换等。掌握各种集成寄存器的性能特点，能正确使用各种寄存器产品是学习集成寄存器的基本要求。