第十章设计实例.ppt

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1、可编程逻辑器件及应用第十章 设计实例10.1 十字路口交通管理器设计n实现红绿灯的自动指挥是城市交通管理自动化的重要课题n十字路口交通管理器：控制甲、乙两条道路的红黄绿三色灯n关键：如何控制10.1 十字路口交通管理器设计n1、功能说明：n甲、乙道路交替通行，每次通行时间30sn交替通行时刻，要求有5s的准备时间，即每次绿灯变红灯时，黄灯应先亮5s。而红灯变绿灯则不需要亮黄灯n附加的其他功能10.1 十字路口交通管理器设计n2、模块划分：10.1 十字路口交通管理器设计n2、模块划分：10.1 十字路口交通管理器设计n2、模块划分：10.1 十字路口交通管理器设计n3、设计：控制器，使用状态机

2、来实现FIN25=1FIN5=1FIN25=1FIN5=110.1 十字路口交通管理器设计n3、设计：控制器，状态机代码10.1 十字路口交通管理器设计10.1 十字路口交通管理器设计n3、设计：定时器，利用计数器完成25秒时间的计数和5秒时间的计数10.1 十字路口交通管理器设计n3、设计：定时器代码：10.1 十字路口交通管理器设计10.1 十字路口交通管理器设计n顶层代码：10.1 十字路口交通管理器设计n4、其他：扩展n具有主、支干道的十字路口n可以处理紧急事件n还有10.2 乐曲演奏电路n采用FPGA器件驱动小扬声器构成一个乐曲演奏电路n梁祝片段：10.2 乐曲演奏电路n1、乐曲演奏

3、的原理n乐曲能够演奏的两个基本数据：n音调驱动信号的频率n音长驱动信号持续的时间n只要控制输出到扬声器的激励信号频率的高低和持续的时间，就可以使扬声器发出连续的乐曲声10.2 乐曲演奏电路n1、乐曲演奏的原理n频率的高低决定了音调的高低n音乐的十二平均率规定：n每两个8度音（如简谱中的中音1和高音1）之间的频率相差1倍n每两个8度音之间又可分为12个半音，每两个半音的频率比为（2）1/12n音名A（简谱中的低音6）的频率为440Hz10.2 乐曲演奏电路n1、乐曲演奏的原理n计算低音1至高音1之间每个音名对应的频率如下所示：10.2 乐曲演奏电路n2、乐曲演奏电路设计原理n所有不同频率的信号都

4、是从同一个基准频率分频得到n基准频率过低，会由于分频太小，四舍五入后误差较大n基准频率过高，虽然误差变小，但分频数将变大n为了减少输出的偶次谐波分量，最后输出到扬声器的波形应为对称方波10.2 乐曲演奏电路n2、乐曲演奏电路设计原理n音符的持续时间必须根据乐曲的速度以及每个音符的节拍数来确定n假设将全音符的持续时间设为1s，则在刚刚的曲谱中，最短的音符为4分音符，则只需要再提供一个4Hz的时钟频率即可产生4分音符的时长10.2 乐曲演奏电路n3、模块划分：10.2 乐曲演奏电路n3、模块划分信号的定义和说明：nClk_2Hz：用于控制音长（节拍）的时钟nClk_6MHz：用于产生各种音阶频率的

5、基准时钟nSpeaker：用于激励扬声器的输出信号nHigh,med,low：分别用于显示高音、中音和低音音符，各驱动一个数码管来显示10.2 乐曲演奏电路n3、模块划分关键代码设计：n1、预置分频数：10.2 乐曲演奏电路n3、模块划分关键代码设计：n2、曲谱产生：计时，以实现循环演奏持续4个时钟节拍小结n简单数字系统设计步骤：n前期准备（市场调查、设计原理、设计方法、成本预算等）n模块化设计n代码编写n后端调试（综合、布局布线、时序仿真、下载等）10.3 信号发生器的FPGA实现n本节的实例实现一个可调信号发生器n可以产生正弦波、方波、三角波和锯齿波信号n能实现信号的转换n具有频率可调功能

6、10.3 信号发生器的FPGA实现n1、信号发生器的原理n我们关注的是信号发生器的数字电路的设计n为了产生模拟波形的效果，必须添加一个D/A转换器n关键是如何量化产生的波形的幅度值10.3 信号发生器的FPGA实现n1、信号发生器的原理n采用查找表的方式实现：数据ROM，即查找表中储存正弦波、方波、锯齿波、三角波4种信号各一个周期的波形数据（在此选择一个周期128个数据样点）10.3 信号发生器的FPGA实现n1、信号发生器的原理n根据需要产生的波 形的不同，读取 ROM不同地址的 数据，可以产生 需要的波形如何产生不同的波形？10.3 信号发生器的FPGA实现n1、信号发生器的原理n还需要能

7、构控制 产生的波形的频 率 根据读 取数据间隔的不 同实现频率控制10.3 信号发生器的FPGA实现n2、模块划分：10.3 信号发生器的FPGA实现n3、代码设计：n 查找表（ROM）10.3 信号发生器的FPGA实现n3、代码设计：n 地址指针10.3 信号发生器的FPGA实现n3、代码设计：n 地址指针10.4 讨论：多功能时钟n设计一个多功能数字钟n计时功能：包括时、分、秒的计时n定时与闹钟功能：能在设定的时间发出闹铃声n整点报时功能：每逢整点产生“嘀嘀”报时声n校时功能：对小时、分钟和秒能手动调整校准时间10.4 讨论：多功能时钟10.5 四位数字频率计n设计一个4位数字频率计，可以

8、测量1Hz到9999Hz的信号频率n将被测信号的频率在4个数码管上显示出来10.5 四位数字频率计n1、功能与原理n原理：采用一个标准的时钟，在单位时间里（如1s）对被测信号的脉冲数进行计数，即为信号的频率10.5 四位数字频率计n2、模块划分：n整个系统可以分为3个模块：控制模块、计数测量模块和数据锁存器10.5 四位数字频率计n3、代码设计n 控制模块：控制模块的作用是产生测频所需要的各种控制信号n标准输入时钟为1Hzn每两个时钟周期进行一次频率测量10.5 四位数字频率计n3、代码设计n 控制模块：10.5 四位数字频率计n3、代码设计n 计数模块：计数模块用于在单位时间中对输出信号的脉

9、冲进行计数n该模块必须具有计数允许、清零等端口，以便控制模块对其进行控制10.5 四位数字频率计n3、代码设计n 计数模块：10.5 四位数字频率计n3、代码设计n 16位锁存器模块：锁存器模块必不可少，测频模块测量完成后，在LOAD信号的上升沿时刻将测量值锁存n如果没有锁存模块，显示的数据将不稳定，会由于周期性的清零信号而不断闪烁10.5 四位数字频率计n3、代码设计n 16位锁存器模块：10.6 FIFO（先进先出堆栈）nFIFO（First In First Out）称为先进先出堆栈，又称为队列nFIFO一般作为数据缓冲器10.6 FIFO（先进先出堆栈）n1、FIFO原理n压栈：数据存

10、入，同时堆栈的指针增加1n出栈：数据取出，同时堆栈的指针减小1n堆栈指针的大小决定了堆栈的空、满等状态10.6 FIFO（先进先出堆栈）n2、模块划分n显然，根据功能，可以将FIFO划分为两个模块n存储器模块n能对数据进出进行管理的控制器10.6 FIFO（先进先出堆栈）n2、模块划分nFIFO的整体模块图如下：n还可以添加一些其他信号，如ALMOST_FULL、ALMOST_EMPTY等10.6 FIFO（先进先出堆栈）n3、代码设计n 控制模块：根据输入和存储器的状态得到相应的输出10.6 FIFO（先进先出堆栈）n3、代码设计n 控制模块：10.6 FIFO（先进先出堆栈）n3、代码设计n 存储器模块：n可以象刚刚程序中的方式，使用存储器阵列，但是需要满足一定的条件。一是存储器阵列的格式软件环境需要支持；二是芯片逻辑结构中有足够的寄存器n还可以使用芯片内部的存储器：通过MegaWizard向导创建（见课本63页）小结n行为模型的本质是进程（process）n一个进程可以看作一个独立的运行单元，数字系统的行为就是很多有机结合的进程的集合n描述进程：always、initial、assign、元件的调用小结n在Verilog HDL中，进程是并发执行的n多个进程之所以能同步并发执行，一个很重要的原因就是进程之间的信号线的协调和通信小结n模仿简单的通信机终端，实现数据的有效处理