chp4存储器-2.ppt

《chp4存储器-2.ppt》由会员分享，可在线阅读，更多相关《chp4存储器-2.ppt（53页珍藏版）》请在淘文阁 - 分享文档赚钱的网站上搜索。

1、3.4 只读存储器和闪速存储器只读存储器和闪速存储器一、一、只读存储器只读存储器 ROM叫做只读存储器叫做只读存储器。它工作时。它工作时只能读出只能读出，不不能写入能写入。然而其中存储的原始数据，必须在它工作以。然而其中存储的原始数据，必须在它工作以前写入。只读存储器由于工作可靠，保密性强，在计前写入。只读存储器由于工作可靠，保密性强，在计算机系统中得到广泛的应用。主要有两类：算机系统中得到广泛的应用。主要有两类：掩模掩模ROM：掩模：掩模ROM实际上是一个存储内容固定的实际上是一个存储内容固定的ROM，由，由生产厂家提供产品。生产厂家提供产品。可编程可编程ROM：用户后写入内容，有些可以多次

2、写入。：用户后写入内容，有些可以多次写入。一次性编程的一次性编程的PROM多次编程的多次编程的EPROM和和EEPROM。第三章第三章 内部存储器内部存储器13.4 只读存储器和闪速存储器只读存储器和闪速存储器1、掩模、掩模ROM的阵列结构和存储元的阵列结构和存储元 23.4 只读存储器和闪速存储器只读存储器和闪速存储器2、掩模、掩模ROM的逻辑符号和内部逻辑框图的逻辑符号和内部逻辑框图 33.4 只读存储器和闪速存储器只读存储器和闪速存储器3、可编程、可编程ROM EPROM叫做光擦除可编程可读存储器叫做光擦除可编程可读存储器。它的。它的存储内容可以根据需要写入，当需要更新时存储内容可以根据

3、需要写入，当需要更新时将原存储内容抹去，再写入新的内容。将原存储内容抹去，再写入新的内容。43.4 只读存储器和闪速存储器只读存储器和闪速存储器这种这种EPROM出厂时为全出厂时为全“1”状态，使用状态，使用者可根据需要写者可根据需要写“0”。EPROM允许多允许多次重写次重写。抹去时抹去时，用用40W紫外灯紫外灯，相距，相距2cm，照射几分钟即可。，照射几分钟即可。53.4 只读存储器和闪速存储器只读存储器和闪速存储器EEPROM存储元存储元 EEPROM，叫做电擦除可编程只读存储器，叫做电擦除可编程只读存储器。这。这种存储器在出厂时，存储内容为全种存储器在出厂时，存储内容为全“1”状态。状

4、态。使用时，可根据要求把某些存储元写使用时，可根据要求把某些存储元写“0”。EEPROM允许改写上千次，改写（先抹后写）允许改写上千次，改写（先抹后写）大约需大约需20ms，数据可存储，数据可存储20年以上。年以上。63.4 只读存储器和闪速存储器只读存储器和闪速存储器4、闪速存储器、闪速存储器FLASH存储器也翻译成闪速存储器存储器也翻译成闪速存储器，它是高密度，它是高密度非失易性的读非失易性的读/写存储器。高密度意味着它具有巨大写存储器。高密度意味着它具有巨大比特数目的存储容量。非易失性意味着存放的数据在比特数目的存储容量。非易失性意味着存放的数据在没有电源的情况下可以长期保存。没有电源的

5、情况下可以长期保存。FLASH存储元在存储元在EPROM存储元基础上发展起来的。它由单个存储元基础上发展起来的。它由单个MOS晶晶体管组成，除漏极体管组成，除漏极D和源极和源极S外，还有一个控制栅和外，还有一个控制栅和浮空栅。浮空栅。73.4 只读存储器和闪速存储器只读存储器和闪速存储器编程操作：编程操作：实际上是实际上是写操作写操作。所有存储元的原始状态均处。所有存储元的原始状态均处“1”状态，这是因为擦除操作时控制栅不加正电压。编程操作的状态，这是因为擦除操作时控制栅不加正电压。编程操作的目的是为存储元的浮空栅补充电子，从而使存储元改写成目的是为存储元的浮空栅补充电子，从而使存储元改写成“

6、0”状态。如果某存储元仍保持状态。如果某存储元仍保持“1”状态，则控制栅就不状态，则控制栅就不加正电压。加正电压。读取操作：读取操作：控制栅加上正电压。浮空栅上的负电荷量将决定是控制栅加上正电压。浮空栅上的负电荷量将决定是否可以开启否可以开启MOS晶体管。如果存储元原存晶体管。如果存储元原存1，可认为浮空栅，可认为浮空栅不带负电，控制栅上的正电压足以开启晶体管。如果存储元不带负电，控制栅上的正电压足以开启晶体管。如果存储元原存原存0，可认为浮空栅带负电，控制栅上的正电压不足以克，可认为浮空栅带负电，控制栅上的正电压不足以克服浮动栅上的负电量，晶体管不能开启导通。服浮动栅上的负电量，晶体管不能开

7、启导通。擦除操作：擦除操作：所有的存储元中浮空栅上的负电荷要全部洩放所有的存储元中浮空栅上的负电荷要全部洩放出去。为此晶体管源极出去。为此晶体管源极S加上正电压，这与编程操作正加上正电压，这与编程操作正好相反。好相反。83.4 只读存储器和闪速存储器只读存储器和闪速存储器FLASH存储器的阵列结构存储器的阵列结构在某一时间只有一条行选择线被激活。在某一时间只有一条行选择线被激活。读操作读操作时，假定某个存储元原存时，假定某个存储元原存1，那么晶体管导通，与它所在位线，那么晶体管导通，与它所在位线接通，有电流通过位线，所经过的接通，有电流通过位线，所经过的负载上产生一个电压降。这个电压负载上产生

8、一个电压降。这个电压降送到比较器的一个输入端，与另降送到比较器的一个输入端，与另一端输入的参照电压做比较，比较一端输入的参照电压做比较，比较器输出一个标志为逻辑器输出一个标志为逻辑1的电平。如的电平。如果某个存储元原先存果某个存储元原先存0，那么晶体管，那么晶体管不导通，位线上没有电流，比较器不导通，位线上没有电流，比较器输出端则产生一个标志为逻辑输出端则产生一个标志为逻辑0的电的电平。平。93.5 并行存储器并行存储器由于由于CPU和主存储器之间在速度上是不匹配的，和主存储器之间在速度上是不匹配的，这种情况便成为限制高速计算机设计的主要问这种情况便成为限制高速计算机设计的主要问题。为了提高题

9、。为了提高CPU和主存之间的数据传输率，和主存之间的数据传输率，除了主存采用更高速的技术来缩短读出时间外，除了主存采用更高速的技术来缩短读出时间外，还可以采用并行技术的存储器。还可以采用并行技术的存储器。解决途径解决途径多个存储器并行工作多个存储器并行工作并行访问和交叉访问并行访问和交叉访问设置各种缓冲器设置各种缓冲器通用寄存器通用寄存器采用分层的存储系统采用分层的存储系统Cache（第（第6节）节）103.5 并行存储器并行存储器一、双端口存储器一、双端口存储器 1、双端口存储器的逻辑结构、双端口存储器的逻辑结构 双端口存储器：双端口存储器：同一个存储器具有两组相互独同一个存储器具有两组相互

10、独立的读写控制电路立的读写控制电路。由于进行。由于进行并行的独立操作并行的独立操作，因，因而是一种高速工作的存储器，在科研和工程中非常而是一种高速工作的存储器，在科研和工程中非常有用。有用。112、无冲突读写控制、无冲突读写控制 当两个端口的地址不相同时，在两个端口上进行读写操当两个端口的地址不相同时，在两个端口上进行读写操作，一定不会发生冲突。作，一定不会发生冲突。当任一端口被选中驱动时，就可对当任一端口被选中驱动时，就可对整个存储器进行存取，每一个端口都有自己的片选控制整个存储器进行存取，每一个端口都有自己的片选控制(CE)和输出驱动控制和输出驱动控制(OE)。读操作时，端口的。读操作时，

11、端口的OE(低电平有效低电平有效)打打开输出驱动器，由存储矩阵读出的数据就出现在开输出驱动器，由存储矩阵读出的数据就出现在I/O线上。线上。3、有冲突读写控制、有冲突读写控制 当两个端口同时存取存储器同一存储单元时，便发生读当两个端口同时存取存储器同一存储单元时，便发生读写冲突。写冲突。为解决此问题，特设置了为解决此问题，特设置了BUSY标志。在这种情况标志。在这种情况下，片上的判断逻辑可以决定对哪个端口优先进行读写操作，下，片上的判断逻辑可以决定对哪个端口优先进行读写操作，而对另一个被延迟的端口置而对另一个被延迟的端口置BUSY标志标志(BUSY变为低电平变为低电平)，即暂时关闭此端口。即暂

12、时关闭此端口。123.5 并行存储器并行存储器4、有冲突读写控制判断方法、有冲突读写控制判断方法(1)如果地址匹配且在如果地址匹配且在CE之前有效，片上的控制逻辑之前有效，片上的控制逻辑在在CEL和和CER之间进行判断来选择端口之间进行判断来选择端口(CE判断判断)。(2)如果如果CE在地址匹配之前变低，片上的控制逻辑在在地址匹配之前变低，片上的控制逻辑在左、右地址间进行判断来选择端口左、右地址间进行判断来选择端口(地址有效判断地址有效判断)。无论采用哪种判断方式，延迟端口的无论采用哪种判断方式，延迟端口的BUSY标标志都将置位而关闭此端口，而当允许存取的端口完志都将置位而关闭此端口，而当允许

13、存取的端口完成操作时，延迟端口成操作时，延迟端口BUSY标志才进行复位而打开标志才进行复位而打开此端口。此端口。133.5 并行存储器并行存储器二、多模块交叉存储器：二、多模块交叉存储器：一个由若干个模块组成的主一个由若干个模块组成的主存储器是线性编址的。这些地址在各模块中有两种安排方式：存储器是线性编址的。这些地址在各模块中有两种安排方式：一种是顺序方式，一种是交叉方式一种是顺序方式，一种是交叉方式 143.5 并行存储器并行存储器假设有假设有n个存储体，每个存储体的容量为个存储体，每个存储体的容量为m个存储单元个存储单元顺序方式：顺序方式：每个存储体内的地址片选，存储体选择153.5 并行

14、存储器并行存储器1 1、顺序方式、顺序方式 例例 M0M0M3M3共四个模块，则每个模块共四个模块，则每个模块8 8个字个字顺序方式：顺序方式：M0M0：0707 M1M1：8 81515 M2M2：16162323 M3M3：242431315 5位地址组织如下：位地址组织如下：X X X X XX X X X X高位选模块，低位选块内地址高位选模块，低位选块内地址特特点点：某某个个模模块块进进行行存存取取时时，其其他他模模块块不不工工作作，优优点点是是某某一一模模块块出出现现故故障障时时，其其他他模模块块可可以以照照常常工工作作，通通过过增增添添模模块块来来扩扩充充存存储储器器容容量量比比

15、较较方方便便。缺缺点点是是各各模模块块串串行行工工作，存储器的带宽受到了限制。作，存储器的带宽受到了限制。163.5 并行存储器并行存储器2、交叉方式、交叉方式（可以实现多模块流水式并行存取）（可以实现多模块流水式并行存取）每个存储体内的地址片选，存储体选择173.5 并行存储器并行存储器 例例 M0M0M3M3共四个模块，则每个模块共四个模块，则每个模块8 8个字个字交叉方式：交叉方式：M0M0：0 0，4,.4,.除除以以4 4余余数为数为0 0 M1M1：1 1，5,.5,.除除以以4 4余余数为数为1 1 M2M2：2 2，6,.6,.除除以以4 4余余数为数为2 2 M3M3：3 3

16、，7,.7,.除除以以4 4余余数为数为3 35 5位地址组织如下：位地址组织如下：X X X X XX X X X X高位选块内地址，低位选模块高位选块内地址，低位选模块特特点点：连连续续地地址址分分布布在在相相邻邻的的不不同同模模块块内内，同同一一个个模模块块内内的的地地址址都都是是不不连连续续的的。优优点点是是对对连连续续字字的的成成块块传传送送可可实实现现多多模模块块流流水水式式并并行行存存取取，大大大大提提高高存存储储器器的的带带宽。使用场合为成批数据读取。宽。使用场合为成批数据读取。183.5 并行存储器并行存储器3、多模块交叉存储器的基本结构多模块交叉存储器的基本结构 右右图图为

17、为四四模模块块交交叉叉存存储储器器结结构构框框图图。主主存存被被分分成成4个个相相互互独独立立、容容量量相相同同的的模模块块M0，M1，M2，M3，每每个个模模块块都都有有自自己己的的读读写写控控制制电电路路、地地址址寄寄存存器器和和数数据据寄寄存存器器，各各自自以以等等同同的的方方式式与与CPU传传送送信信息息。在在理理想想情情况况下下，如如果果程程序序段段或或数数据据块块都都是是连连续续地地在在主主存存中中存存取取，那那么么将将大大大大提提高高主存的访问速度。主存的访问速度。193.5 并行存储器并行存储器通常在一个存储器周期内，通常在一个存储器周期内，n个存储体必须分时启动，个存储体必须

18、分时启动，则各个存储体的启动间隔为则各个存储体的启动间隔为 （n为交叉存为交叉存取度）取度）整个存储器的存取速度有望提高整个存储器的存取速度有望提高n倍倍20例例5 设存储器容量为设存储器容量为32字，字长字，字长64位，模块数位，模块数m=4，分别用顺序方式，分别用顺序方式和交叉方式进行组织。存储周期和交叉方式进行组织。存储周期T=200ns，数据总线宽度为，数据总线宽度为64位，总位，总线传送周期线传送周期=50ns。若连续读出。若连续读出4个字，问顺序存储器和交叉存储器的个字，问顺序存储器和交叉存储器的带宽各是多少带宽各是多少?解：顺序存储器和交叉存储器连续读出解：顺序存储器和交叉存储器

19、连续读出m=4个字的信息个字的信息总量都是：总量都是：q=64b4=256b顺序存储器和交叉存储器连续读出顺序存储器和交叉存储器连续读出4个字所需的时间分个字所需的时间分别是：别是：t2=mT=4200ns=800ns=810-7st1=T+(m-1)=200ns+350ns=350ns=3510-7s顺序存储器和交叉存储器的带宽分别是：顺序存储器和交叉存储器的带宽分别是：W2=q/t2=256b(810-7)s=320Mb/sW1=q/t1=256b(3510-7)s=730Mb/s21二模块交叉存储器举例二模块交叉存储器举例223.5 并行存储器并行存储器相联存储器相联存储器原理：按内容存

20、取的存储器，可以选择记录（关键字）原理：按内容存取的存储器，可以选择记录（关键字）的一个字段作为地址的一个字段作为地址组成：见下一页图组成：见下一页图主要用途：在虚拟存储器中存放段表、页表和快表，主要用途：在虚拟存储器中存放段表、页表和快表，也可以作也可以作Cache的行地址的行地址233.5 并行存储器并行存储器243.6 Cache存储器存储器1、基本原理、基本原理（1）功能：）功能：解决解决CPU和主存之间的速度不匹配和主存之间的速度不匹配问题问题一般采用一般采用高速的高速的SRAM构成。构成。CPU和主存之间的速度差别很大采用两级或多级和主存之间的速度差别很大采用两级或多级Cache系

21、统系统早期的一级早期的一级Cache在在CPU内，二级在主板上内，二级在主板上现在的现在的CPU内带内带L1 Cahe和和L2 Cahe全由硬件调度，对用户透明全由硬件调度，对用户透明253.6 Cache存储器存储器（2）cache基本原理基本原理地址映射；地址映射；替换策略；替换策略；写一致性；写一致性；性能评价性能评价。263.6 Cache存储器存储器cache基本原理基本原理小结：小结：cache是介于是介于CPU和主存和主存M2之间的小容量存储器，但存取速度比主之间的小容量存储器，但存取速度比主存快。主存容量配置几百存快。主存容量配置几百MB的情况下，的情况下，cache的典型值是

22、几百的典型值是几百KB。cache能高速地向能高速地向CPU提供指令和数据，从而加快了程序的执行速提供指令和数据，从而加快了程序的执行速度。从功能上看，它是主存的缓冲存储器，由高速的度。从功能上看，它是主存的缓冲存储器，由高速的SRAM组成。组成。为追求高速，包括管理在内的全部功能由硬件实现，因而对程序为追求高速，包括管理在内的全部功能由硬件实现，因而对程序员是透明的。员是透明的。Cache的设计依据的设计依据:CPU这次访问过的数据，下次有很大的可能也是访这次访问过的数据，下次有很大的可能也是访问附近的数据。问附近的数据。CPU与与Cache之间的数据传送是以字为单位之间的数据传送是以字为单

23、位主存与主存与Cache之间的数据传送是以块为单位之间的数据传送是以块为单位CPU读主存时，便把地址同时送给读主存时，便把地址同时送给Cache和主存，和主存，Cache控制逻辑依控制逻辑依据地址判断此字是否在据地址判断此字是否在Cache中，若在此字立即传送给中，若在此字立即传送给CPU，否，否则，则用主存读周期把此字从主存读出送到则，则用主存读周期把此字从主存读出送到CPU，与此同时，把，与此同时，把含有这个字的整个数据块从主存读出送到含有这个字的整个数据块从主存读出送到cache中。中。273.6 Cache存储器存储器（3）Cache的命中率的命中率 从从CPU来看，增加一个来看，增加

24、一个cache的目的，的目的，就是在性能上使主存的平均读出时间尽可能就是在性能上使主存的平均读出时间尽可能接近接近cache的读出时间。为了达到这个目的，的读出时间。为了达到这个目的，在所有的存储器访问中由在所有的存储器访问中由cache满足满足CPU需需要的部分应占很高的比例，即要的部分应占很高的比例，即cache的命中率的命中率应接近于应接近于1。由于程序访问的局部性，实现这。由于程序访问的局部性，实现这个目标是可能的。个目标是可能的。283.6 Cache存储器存储器在一个程序执行期间，设在一个程序执行期间，设Nc表示表示cache完成存取的总次数，完成存取的总次数，Nm表示表示主存完成

25、存取的总次数，主存完成存取的总次数，h定义为命中率，则有定义为命中率，则有 h=Nc/（Nc+Nm)若若tc表示命中时的表示命中时的cache访问时间，访问时间，tm表示未命中时的主存访问时间，表示未命中时的主存访问时间，1-h表示未命中率，则表示未命中率，则cache/主存系统的平均访问时间主存系统的平均访问时间ta为：为：ta=h*tc+（1-h)tm我们追求的目标是，以较小的硬件代价使我们追求的目标是，以较小的硬件代价使cache/主存系统的平均访问主存系统的平均访问时间时间ta越接近越接近tc越好。越好。设设r=tm/tc表示主存慢于表示主存慢于cache的倍率，的倍率，e表示访问效率

26、，则有表示访问效率，则有e=tc/ta=tc/（h*tc+（1-h）*tm =1/（h+（1-h）*r=1/（r+（1-r)*h由表达式看出，为提高访问效率，命中率由表达式看出，为提高访问效率，命中率h越接近越接近1越好，越好，r值以值以510为宜，不宜太大。为宜，不宜太大。命中率命中率h与程序的行为、与程序的行为、cache的容量、组织方式、块的大小有关。的容量、组织方式、块的大小有关。29例例6CPU执行一段程序时，执行一段程序时，cache完成存取的次数为完成存取的次数为1900次，主存完成存取的次数为次，主存完成存取的次数为100次，已知次，已知cache存取周期存取周期为为50ns，

27、主存存取周期为，主存存取周期为250ns，求，求cache/主存系统的效主存系统的效率和平均访问时间。率和平均访问时间。公式公式命中率命中率 Cache/主存系统的主存系统的平均访问时间平均访问时间访问效率访问效率Cache与内存的速与内存的速度比度比30例例6解：解：h=Nc/（Nc+Nm）=1900/(1900+100)=0.95r=tm/tc=250ns/50ns=5e=1/(r+(1-r)h)=1/(5+(1-5)0.95=83.3%ta=tc/e=50ns/0.833=60ns 313.6.2主存与主存与Cache的地址映射的地址映射无论选择那种映射方式，都要把主存和无论选择那种映射

28、方式，都要把主存和cache划划分为同样大小的分为同样大小的“块块”。选择哪种映射方式，要考虑：选择哪种映射方式，要考虑：硬件是否容易实现硬件是否容易实现地址变换的速度是否快地址变换的速度是否快主存空间的利用率是否高主存空间的利用率是否高主存装入一块时，发生冲突的概率主存装入一块时，发生冲突的概率以下我们介绍三种映射方法以下我们介绍三种映射方法32一一、全相联的映射方式、全相联的映射方式映射方法（多对多）映射方法（多对多）主存内容可以拷贝到任意行主存内容可以拷贝到任意行地址变换地址变换标记实际上构成了一个目录表。标记实际上构成了一个目录表。33一一、全相全相联的联的映射映射方式方式34一一、全

29、相联的映射方式、全相联的映射方式1、将地址分为两部分（块号和字），在内存块、将地址分为两部分（块号和字），在内存块写入写入Cache时，同时写入块号标记；时，同时写入块号标记；2、CPU给出访问地址后，也将地址分为两部分给出访问地址后，也将地址分为两部分（块号和字），比较电路块号与（块号和字），比较电路块号与Cache 表中表中的标记进行比较，相同表示命中，访问相应单的标记进行比较，相同表示命中，访问相应单元；如果没有命中访问内存，元；如果没有命中访问内存，CPU 直接访问直接访问内存，并将被访问内存的相对应块写入内存，并将被访问内存的相对应块写入Cache。35一一、全相联的映射方式、全相联

30、的映射方式3、特点：、特点：优点：冲突概率小，优点：冲突概率小，Cache的利用高。的利用高。缺点：比较器难实现，需要一个访问速度很快代价高缺点：比较器难实现，需要一个访问速度很快代价高的相联存储器的相联存储器4、应用场合：、应用场合：适用于小容量的适用于小容量的Cache36二、直接映射方式二、直接映射方式1、映射方法（一对多）如：、映射方法（一对多）如：i=j mod m主存第主存第j块内容拷贝到块内容拷贝到Cache的的i行行一般一般I和和m都是都是2N级级 例例cache容量容量16字，主存容量字，主存容量256字，则地址字，则地址2，18，34.242等都存放在等都存放在cache的

31、地址的地址2内，如果第一次内，如果第一次2在在cache中，下次访问中，下次访问34内内容，则不管容，则不管cache其他位置的内容访问情况，其他位置的内容访问情况，都会引起都会引起2块内容的替换块内容的替换37二、二、直接映直接映射射方式方式2、基本原理、基本原理利用行号选择相利用行号选择相应行；应行；把行标记与把行标记与CPU访问地址进行访问地址进行比较，相同表比较，相同表示命中，访问示命中，访问Cache；如果没有命中，如果没有命中，访问内访问内 存，存，并将相应块写并将相应块写入入Cache38二、直接映射方式二、直接映射方式3、特点、特点优点：比较电路少优点：比较电路少m倍线路，所以

32、硬件实现简单，倍线路，所以硬件实现简单，Cache地址为主存地址为主存地址的低几位，不需变换。地址的低几位，不需变换。缺点：冲突概率高（抖动）缺点：冲突概率高（抖动）4、应用场合、应用场合适合大容量适合大容量Cache39三、组相联映射方式三、组相联映射方式前两者的组合前两者的组合Cache分组，组间采用直接映射方式，组内采用全分组，组间采用直接映射方式，组内采用全相联的映射方式相联的映射方式Cache分组分组U，组内容量组内容量V映射方法（一对多）映射方法（一对多）q=j mod u主存第主存第j块内容拷贝到块内容拷贝到Cache的的q组组中的某行中的某行地址变换地址变换设主存地址设主存地址

33、x，看是不是在看是不是在cache中，先中，先y=x mod u，则在，则在y组中一次查找组中一次查找403、组相联映射方式、组相联映射方式分析：比全相联容易实现，冲突低分析：比全相联容易实现，冲突低v=1，则为直接相联映射方式则为直接相联映射方式u=1，则为全相联映射方式则为全相联映射方式v的取值一般比较小，的取值一般比较小，一般是一般是2的幂，称的幂，称之为之为v路组相路组相联联cache.41423.6.3替换策略替换策略LFU（最不经常使用最不经常使用）：被访问的行计数器增加）：被访问的行计数器增加1，换，换值小的行，不能反映近期值小的行，不能反映近期cache的访问情况，的访问情况，

34、LRU（近期最少使用）近期最少使用）：被访问的行计数器置：被访问的行计数器置0，其他，其他的计数器增加的计数器增加1，换值大的行，符合，换值大的行，符合cache的工作原的工作原理理随机替换：随机替换：随机替换策略实际上是不要什么算法，从特随机替换策略实际上是不要什么算法，从特定的行位置中随机地选取一行换出即可。这种策略在定的行位置中随机地选取一行换出即可。这种策略在硬件上容易实现，且速度也比前两种策略快。缺点是硬件上容易实现，且速度也比前两种策略快。缺点是随意换出的数据很可能马上又要使用，从而降低命中随意换出的数据很可能马上又要使用，从而降低命中率和率和cache工作效率。但这个不足随着工作

35、效率。但这个不足随着cache容量增容量增大而减小。随机替换策略的功效只是稍逊于前两种策大而减小。随机替换策略的功效只是稍逊于前两种策略。略。433.6.3替换策略替换策略例子：设例子：设cachecache有有1 1、2 2、3 3、4 4共共4 4个块，个块，a a、b b、c c、d d等为主存中的块等为主存中的块,访问顺序一次如下：访问顺序一次如下：a a、b b、c c、d d、b b、b b、c c、c c、d d、d d、a,a,下下次若要再访问次若要再访问e e块。块。问，采用问，采用LFULFU和和LRULRU算法替换结果是不是相算法替换结果是不是相同？同？44LFU（最不经

36、常使用）LRU（近期最少使用）说明1块2块3块4块说明1块2块3块4块aa进入1000a进入0111bb进入1100b进入1022cc进入1110c进入2103dd进入1111d进入3210b命中1211命中4021b命中1311命中5032c命中1321命中6103c命中1331命中7204d命中1332命中8310d命中1333命中9420a命中2333命中0531e替换a1000替换b1042453.6.4写操作策略写操作策略由于由于cache的内容只是主存部分内容的拷贝，它的内容只是主存部分内容的拷贝，它应当与主存内容保持一致。而应当与主存内容保持一致。而CPU对对cache的的写入更

37、改了写入更改了cache的内容。如何与主存内容保的内容。如何与主存内容保持一致，可选用如下三种写操作策略。持一致，可选用如下三种写操作策略。写回法：换出时，对行的修改位进行判断，决定是写写回法：换出时，对行的修改位进行判断，决定是写回还是舍掉。回还是舍掉。全写法：写命中时，全写法：写命中时，Cache与内存一起写与内存一起写写一次法：与写回法一致，但是第一次写一次法：与写回法一致，但是第一次Cache命中时命中时采用全写法。采用全写法。463.6.5 Pentium PC的的Cache1、主要包括四个部分：、主要包括四个部分：取指取指/译码单元：顺序从译码单元：顺序从L2cache中取程序指令

38、，将它们译成一系列中取程序指令，将它们译成一系列的微指令，并存入的微指令，并存入L1指令指令cache中。中。乱序执行逻辑：依据数据相关性和资源可用性，调度微指令的执行，乱序执行逻辑：依据数据相关性和资源可用性，调度微指令的执行，因而微指令可按不同于所取机器指令流的顺序被调度执行。因而微指令可按不同于所取机器指令流的顺序被调度执行。执行单元：它执行微指令，从执行单元：它执行微指令，从L1数据数据cache中取所需数据，并在寄存中取所需数据，并在寄存器组中暂存运算结果。器组中暂存运算结果。存储器子系统：这部分包括存储器子系统：这部分包括L2cache、L3cache和系统总线。当和系统总线。当L

39、1、L2cache未命中时，使用系统总线访问主存。系统总线还用于访未命中时，使用系统总线访问主存。系统总线还用于访问问I/O资源。资源。不同于所有先前不同于所有先前Pentium模式和大多数处理器所采用的结构，模式和大多数处理器所采用的结构，Pentium 4的指令的指令cache位于指令译码逻辑和执行部件之间。其设位于指令译码逻辑和执行部件之间。其设计理念是：计理念是：Pentium 4将机器指令译成由微指令组成的简单将机器指令译成由微指令组成的简单RISC类指令，而使用简单定长的微指令可允许采用超标量流水线和调类指令，而使用简单定长的微指令可允许采用超标量流水线和调度技术，从而增强机器的性

40、能。度技术，从而增强机器的性能。473.6.5 Pentium PC的的Cache基本原理见下图基本原理见下图483.6.5 Pentium PC的的Cache2级级cache结构结构L2内容是主存的子集内容是主存的子集L1内容内容是是L2的子集的子集L1分成分成8K的指令的指令cache和和8K的的数据数据cache指令指令cache是单端口是单端口256位，只读位，只读数据数据cache是双端口（每个是双端口（每个32位），读写，采用位），读写，采用2路组相路组相联结构联结构128组组*2行行/组组*32字节字节/行行=8KB字节字节493.6.5 Pentium PC的的Cache存储器

41、读写总线周期存储器读写总线周期256为淬发式传送为淬发式传送64位传送位传送数据一致性的保持数据一致性的保持L1采用写一次法采用写一次法L2采用写回法采用写回法50本章小结本章小结对存储器的要求是对存储器的要求是容量大容量大、速度快速度快、成本低成本低。为。为了解决了这三方面的矛盾，计算机采用多级存了解决了这三方面的矛盾，计算机采用多级存储体系结构，即储体系结构，即cache、主存和外存。存储器、主存和外存。存储器的技术指标有存储容量、存取时间、存储周期、的技术指标有存储容量、存取时间、存储周期、存储器带宽。存储器带宽。广泛使用的广泛使用的SRAM和和DRAM都是半导体都是半导体随机随机读写读

42、写存储器，前者速度比后者快，但集成度不如后存储器，前者速度比后者快，但集成度不如后者高。二者的优点是体积小，可靠性高，价格者高。二者的优点是体积小，可靠性高，价格低廉，缺点是断电后不能保存信息。低廉，缺点是断电后不能保存信息。51只读存储器和闪速存储器正好弥补了只读存储器和闪速存储器正好弥补了SRAM和和DRAM的缺点，断电也仍然保存原先写入的数的缺点，断电也仍然保存原先写入的数据。据。双端口双端口存储器和存储器和多模块交叉多模块交叉存储器属于并行存储存储器属于并行存储器结构。前者采用器结构。前者采用空间空间并行技术，后者采用并行技术，后者采用时时间间并行技术。并行技术。52cache是一种高速缓冲存储器是一种高速缓冲存储器，是为了解决，是为了解决CPU和主存之间速度不匹配而采用的一项重要的硬和主存之间速度不匹配而采用的一项重要的硬件技术，并且发展为多级件技术，并且发展为多级cache体系，指令体系，指令cache与数据与数据cache分设体系。要求分设体系。要求cache的的命中率接近于命中率接近于1。主存与。主存与cache的地址映射有的地址映射有全相联全相联、直接直接、组相联组相联三种方式。三种方式。53