微机原理 第5章.ppt

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1、1在前三章中，我们面向指令系统和汇编语在前三章中，我们面向指令系统和汇编语言程序设计，介绍了言程序设计，介绍了8086CPU的内部结的内部结构。在这一章中，我们将面向系统组成，构。在这一章中，我们将面向系统组成，介绍介绍8086的外部特性和它的总线时序。的外部特性和它的总线时序。2第5章教学重点教学重点 8086CPU的引脚功能的引脚功能8086的典型时序的典型时序 第5章知识点5.1 8086的引脚功能的引脚功能5.2 8086处理器时序处理器时序5.3 系统总线系统总线第5章5.1 8086的引脚功能微处理器是微机系统中的核心部件，其外部特性表现微处理器是微机系统中的核心部件，其外部特性表

2、现在它的引脚信号上，并通过引脚的连接发挥作用。在它的引脚信号上，并通过引脚的连接发挥作用。在学习芯片的引脚信号时，请关注以下几个方面：在学习芯片的引脚信号时，请关注以下几个方面：信号的功能信号的功能即信号所起的作用。引脚信号的名即信号所起的作用。引脚信号的名称通常用英文单词或英文缩写来表示，它大致反映了称通常用英文单词或英文缩写来表示，它大致反映了该引脚的功能和特征，是我们记忆的基础。该引脚的功能和特征，是我们记忆的基础。信号的流向信号的流向即信号是从芯片流向外部（输出），即信号是从芯片流向外部（输出），还是从外部流向芯片（输入），抑或是双向。还是从外部流向芯片（输入），抑或是双向。有效方式有

3、效方式信号发挥作用时的特征。电平有效、信号发挥作用时的特征。电平有效、边沿有效边沿有效三态能力三态能力高电平、低电平和高阻高电平、低电平和高阻第5章5.1.18086CPU的两种组态的两种组态当把当把8086CPU与存储器和外设连成一个计算机系统与存储器和外设连成一个计算机系统时，根据所连的存储器和外设的规模，时，根据所连的存储器和外设的规模，8086可以有可以有两种不同的组态：两种不同的组态：最小组态和最大组态最小组态和最大组态。第5章最小组态最小组态所所谓谓最最小小组组态态，就就是是系系统统中中只只有有一一个个8088/8086微微处处理理器器，在在这这种种情情况况下下，所所有有的的总总线

4、线控控制制信信号号，都都是是直直接接由由CPU产产生生的的，系系统统中中的的总总线线控控制制逻逻辑辑电电路路被被减减到到最最少少，该该模模式式适适用用于于规规模模较较小小的的微微机应用系统。机应用系统。第5章最大组态 最大组态是相对于最小组态而言的，最大最大组态是相对于最小组态而言的，最大组态用在中、大规模的微机应用系统中，组态用在中、大规模的微机应用系统中，在最大组态下，系统中可以只有一个微处在最大组态下，系统中可以只有一个微处理器，也可以有两个或两个以上的微处理理器，也可以有两个或两个以上的微处理器器，其中一个为主处理器，即其中一个为主处理器，即8086/8088CPU，其它的微处理器称之

5、为，其它的微处理器称之为协处理器，它们是协助主处理器工作的。协处理器，它们是协助主处理器工作的。系统的控制信号由系统的控制信号由8288总线控制器给出总线控制器给出。目前常用的是最大组态！目前常用的是最大组态！第5章8086微处理器是一个双列直插式、微处理器是一个双列直插式、40个个引脚的器件。引脚的器件。8086的引脚图第5章8086在两种组态下在两种组态下,8086引引脚中的脚中的脚脚24 脚脚31有不有不同的名称和意义。括号同的名称和意义。括号中为最大组态时的名称。中为最大组态时的名称。第第33引脚引脚MN/MX（Minimum/Maximum Mode Control）接地，接地，则处

6、在最大组态，接到则处在最大组态，接到+5V电源，则处在最小电源，则处在最小组态，组态，第5章最大组态下最大组态下24-31引脚引脚 的含义的含义 S2、S1、S0（Bus Cycle Status）总线周期状态信）总线周期状态信号（输出，三态）号（输出，三态）在最大组态下，系统中的总线控制器在最大组态下，系统中的总线控制器8288就是利用这些就是利用这些状态信号来产生对存储器和状态信号来产生对存储器和I/O接口的控制信号的。（表接口的控制信号的。（表5-1）第5章8288总线控制器的连接总线控制器的连接8282第5章 S2 S1 S0 性能性能 0 0 0 中断响应中断响应 0 0 1 读读I

7、/O口口 0 1 0 写写I/O口口 0 1 1 暂存暂存 1 0 0 取指令取指令 1 0 1 读存储器读存储器 1 1 0 写存储器写存储器 1 1 1 无源状态无源状态表表51 最大组态下的总线周期最大组态下的总线周期第5章这里对无源状态作一说明：从表这里对无源状态作一说明：从表51中可以看出，每中可以看出，每一种一种S2 S1 S0的组合都对应一个具体的总线操作，除的组合都对应一个具体的总线操作，除S2 S1 S0=111外，其余都称为有源状态。也就是说，在有源外，其余都称为有源状态。也就是说，在有源状态中，至少有一个信号为状态中，至少有一个信号为0，当为，当为S2 S1 S0=111

8、时，也时，也就是一个总线操作即将结束，另一个总线周期还未开就是一个总线操作即将结束，另一个总线周期还未开始时，称为无源状态，很显然，这时始时，称为无源状态，很显然，这时 S2 S1 S0中任一信中任一信号的改变，都意味着一个新的总线周期的开始。号的改变，都意味着一个新的总线周期的开始。无源状态无源状态第5章ALE（Address Latch Enable）地址锁存允许信号地址锁存允许信号（输出）（输出）高电平有效。这是高电平有效。这是8288总线控制器总线控制器提供给地址提供给地址锁存器锁存器8282/8283的控制信号，把当前地址的控制信号，把当前地址/数数据据复用总线复用总线、地址、地址/

9、状态复用总线上输出的地状态复用总线上输出的地址信息，锁存到地址锁存器址信息，锁存到地址锁存器8282/8283中去。中去。8288主要控制总线的含义主要控制总线的含义第5章8282锁存器锁存器第5章8288主要控制总线的含义（续）主要控制总线的含义（续）DT/R=1:数据由数据由CPU经总线收发器经总线收发器8286/8287输出（发送）输出（发送）DT/R=0:数据经总线收发器数据经总线收发器8286/8287输入输入CPU（接收）（接收）DT/R（Data Transmit/Receive）数据发送）数据发送/接收接收控制控制 信号（输出）信号（输出）在最大组态时，为了增加数据总线的驱动能

10、力，在最大组态时，为了增加数据总线的驱动能力，采用发送采用发送/接收接口芯片接收接口芯片8286/8287。第5章DEN（Data Enable）数据允许信号（输出）数据允许信号（输出）高电平有效。作为发送高电平有效。作为发送/接收接口片子接收接口片子8286/8287的的输出允许信号。输出允许信号。8288主要控制总线的含义（续）主要控制总线的含义（续）第5章AD0AD7AD1.A0A1A7.B0B1B7.82868086DENOE数据数据总线总线 输入线输出线DT/RT一片一片8286与与8086及及8288的连接的连接8288第5章8288主要控制总线的含义（续）主要控制总线的含义（续）

11、MRDC（Memoy Read Command）:存储器读命令存储器读命令MWTC（Memoy Write Command）:存储器写命令存储器写命令IORC（I/O Read Command）:I/O读命令读命令IOWC（I/O Write Command）:I/O写命令写命令这这4个信号全是个信号全是低电平低电平有效的有效的输出输出信号。信号。第5章 RQ/GT0，RQ/GT1（Request/Grant）总线请求信号输入总线请求信号输入/总线请求允许信号输出（输入总线请求允许信号输出（输入/输出）输出）供供CPU以外的以外的2个处理器用来发出使用总线的请求个处理器用来发出使用总线的请求信

12、号和接收信号和接收CPU对总线请求回答信号。对总线请求回答信号。RQ/GT0比比RQ/GT1的优先级高。的优先级高。最大组态下最大组态下24-31引脚引脚 的含义（续）的含义（续）第5章 LOCK 总线封锁信号（输出，三态）总线封锁信号（输出，三态）低电平有效。有效时，表示低电平有效。有效时，表示CPU独占总线使用权，独占总线使用权，系统中的其它总线主设备不能获得对系统总线的系统中的其它总线主设备不能获得对系统总线的控制。控制。LOCK信号是由指令前缀信号是由指令前缀LOCK产生的，在产生的，在LOCK前缀前缀后面的一条指令执行完毕之后，便撤消后面的一条指令执行完毕之后，便撤消LOCK信号。信

13、号。在在DMA方式，此线浮空。方式，此线浮空。最大组态下最大组态下24-31引脚引脚 的含义（续）的含义（续）第5章 QS1，QS0（Instruction Queue Status）指令对列）指令对列 状态信号（输出）状态信号（输出）两个信号组合起来提供指令对列的状态。（表两个信号组合起来提供指令对列的状态。（表5-2）QS1 QS0 性能性能 0 0 无无 操作操作 0 1 取走指令队列第一个字节取走指令队列第一个字节 1 0 队列空队列空 1 1 除第一个字节外，还取走了后续字除第一个字节外，还取走了后续字 节中的代码节中的代码 最大组态下最大组态下24-31引脚引脚 的含义（续）的含义

14、（续）第5章5.1.2 8086的引线两种组态下，名称和功能相同的两种组态下，名称和功能相同的32个引脚的含义个引脚的含义 AD15AD0（Address Data Bus）地址地址/数据数据复用复用引脚引脚（输入（输入/输出，三态）输出，三态）在在DMA方式，此线浮空。方式，此线浮空。同同一一引引脚脚在在不不同同时时刻刻传传送送不不同同的的信信息息，称称为为分时复用引脚分时复用引脚第5章功能相同的功能相同的32个引脚的含义（续）个引脚的含义（续）A19/S6A16/S3（Address/Status）地址地址/状态状态复用复用引脚引脚（输出，三态）（输出，三态）S6始终为始终为0，用以指示，

15、用以指示8086CPU当前与总线连通当前与总线连通 注意：在注意：在I/O操作时，这些地址不用，全为低电平。操作时，这些地址不用，全为低电平。S5：用来指示中断允许标志位：用来指示中断允许标志位IF的状态的状态 S5=1，允许允许可屏蔽中断请求可屏蔽中断请求 S5=0，禁止禁止可屏蔽中断请求可屏蔽中断请求第5章S4、S3共有四个组态，用以指明当前使用的段寄存器共有四个组态，用以指明当前使用的段寄存器 S4 S3 性能性能 0 0 使用使用ES 0 1 使用使用SS 1 0 使用使用CS 1 1 使用使用DS第5章 RD （Read）读信号引脚（输出，三态）读信号引脚（输出，三态）在在DMA方式

16、，此线浮空。方式，此线浮空。低电平有效。有效时，表示正在对存储器读或低电平有效。有效时，表示正在对存储器读或I/O读读（取决于（取决于M/IO控制信号）。控制信号）。READY“准备好准备好”信号引脚（输入）信号引脚（输入）从所寻址的存储器或从所寻址的存储器或I/O设备发来的响应信号，高电设备发来的响应信号，高电平有效。当其有效时，表示内存或平有效。当其有效时，表示内存或I/O设备准备就绪，设备准备就绪，马上就可以进行一次数据的传输。马上就可以进行一次数据的传输。READY信信号号由由存存储储器器或或I/O端端口口根根据据其其速速度度需要用硬件电路产生。需要用硬件电路产生。功能相同的功能相同的

17、32个引脚的含义（续）个引脚的含义（续）第5章 INTR（Interrupt Request）可屏蔽中断请求信可屏蔽中断请求信号引脚（输入）高电平有效。号引脚（输入）高电平有效。NMI（Non-Maskable Interrupt）非屏蔽中断请非屏蔽中断请求信号（输入）求信号（输入）是一个边沿触发信号，是一个由低到高的上升沿。是一个边沿触发信号，是一个由低到高的上升沿。TEST 测试信号（输入）测试信号（输入）低电平有效低电平有效，TEST信号与信号与WAIT指令结合起来使用，指令结合起来使用，CPU执行执行WAIT指令后，处于等待状态，当指令后，处于等待状态，当TEST引脚输引脚输入低电平时

18、，系统脱离等待状态，继续执行被暂停执行入低电平时，系统脱离等待状态，继续执行被暂停执行的指令。的指令。功能相同的功能相同的32个引脚的含义（续）个引脚的含义（续）第5章 RESET 复位信号（输入）复位信号（输入）高电平有效。高电平有效。8086CPU要求复位信号至少维持要求复位信号至少维持4个个时钟周期才能起到复位的效果，复位信号输入之时钟周期才能起到复位的效果，复位信号输入之后，后，CPU结束当前操作，并对处理器的标志寄存结束当前操作，并对处理器的标志寄存器、器、IP、DS、SS、ES寄存器及指令队列进行清寄存器及指令队列进行清零操作，而将零操作，而将CS设置为设置为0FFFFH。CLK

19、时钟信号（输入）时钟信号（输入）8086的标准时钟频率为的标准时钟频率为8MHZ。功能相同的功能相同的32个引脚的含义（续）个引脚的含义（续）第5章 VCC 电源引脚，电源引脚，8086CPU采用单一的采用单一的+5V电源电源 该输入引脚电平的高、低决定了该输入引脚电平的高、低决定了CPU工作在最小组工作在最小组态还是最大组态。态还是最大组态。接接+5V，最小组态；接地，最大组态。，最小组态；接地，最大组态。GND 接地引脚，有两个。接地引脚，有两个。11MN/MX 最小最小/最大组态控制（输入）最大组态控制（输入）12功能相同的功能相同的32个引脚的含义（续）个引脚的含义（续）第5章BHE/

20、S7（Bus High Eable/Status）高高 8位数据总线允许位数据总线允许/状态状态复用复用引脚（输出）引脚（输出）13S7在当前的芯片设计中并未赋予实际的意义。在当前的芯片设计中并未赋予实际的意义。功能相同的功能相同的32个引脚的含义（续）个引脚的含义（续）第5章最大组态最大组态典型配置典型配置 最大组态最大组态典型配置典型配置 第5章在最大组态下，在最大组态下，要用要用8288总线控总线控制器来对制器来对CPU发发出的控制信号出的控制信号（S2、S1、S0）进行变换和组合，进行变换和组合，以得到对存储器以得到对存储器或或I/O 端口的读端口的读/写信号和对锁存写信号和对锁存器器

21、8282及总线收及总线收发器发器8286的控制的控制信号。信号。AD15AD0BACK第5章5.2 8086处理器时序处理器时序指令周期、总线周期及时钟周期的概念指令周期、总线周期及时钟周期的概念及它们之间的联系及它们之间的联系 80868086工作在最大组态下工作在最大组态下存储器读写时序存储器读写时序重点掌握重点掌握第5章（1）什么是时序）什么是时序时序是计算机操作运行的时间顺序。时序是计算机操作运行的时间顺序。5.2.1时序的基本概念时序的基本概念第5章（2）指令周期、总线周期及时钟周期）指令周期、总线周期及时钟周期一条指令从其代码被从内存单元中取出到其所规定一条指令从其代码被从内存单元

22、中取出到其所规定的操作执行完毕，所的操作执行完毕，所 用的时间，称为相应指令的用的时间，称为相应指令的指指令周期令周期。由于指令的类型、功能不同，因此，不同指令所由于指令的类型、功能不同，因此，不同指令所要完成的操作也不同，相应地，其所需的时间也要完成的操作也不同，相应地，其所需的时间也不相同。也就是说，指令周期的长度因指令的不不相同。也就是说，指令周期的长度因指令的不同而不同。同而不同。指令周期指令周期第5章指令周期、总线周期及时钟周期指令周期、总线周期及时钟周期CPU通过总线与通过总线与内存或内存或I/O端口端口之间，进行一个字节之间，进行一个字节（或字）数据交换所进行的操作，称为一次总线

23、操作，（或字）数据交换所进行的操作，称为一次总线操作，相应于某个总线操作的时间即为相应于某个总线操作的时间即为总线周期总线周期。总线周期总线周期第5章时钟周期是微机系统工作的时钟周期是微机系统工作的最小时间单元最小时间单元，它取，它取决于系统的主频率，系统完成任何操作所需要的决于系统的主频率，系统完成任何操作所需要的时间，均是时钟周期的整数倍。时间，均是时钟周期的整数倍。时钟周期又称为时钟周期又称为T状态。状态。时钟周期时钟周期指令周期、总线周期及时钟周期指令周期、总线周期及时钟周期第5章三种周期的联系一一个个指指令令周周期期由由一一个个或或几几个个总总线线周周期期组组成成，一一个个基基本本的

24、的总总线线周周期期由由4个个T状状态态组组成成，分分别别称称为为 T1状状态态、T2状状态态、T3状状态态、T4状状态态。在每个在每个T状态下，状态下，CPU完成不同的动作。完成不同的动作。在有些情况下，如果存储器或外设的速度跟不在有些情况下，如果存储器或外设的速度跟不上上CPU，在基本总线周期的，在基本总线周期的T3和和T4之间插入之间插入1个个或多个附加时钟周期或多个附加时钟周期TW，TW又叫等待状态。又叫等待状态。思考：应插入多少个思考：应插入多少个T Tw w取决于什么因素？取决于什么因素？READY信信号号第5章每条指令的功能不同，所需要进行的操作也不同，指每条指令的功能不同，所需要

25、进行的操作也不同，指令周期的长度也必不相同。但是，不同的指令所要完令周期的长度也必不相同。但是，不同的指令所要完成的操作，都是由一系列的总线操作组合而成的。成的操作，都是由一系列的总线操作组合而成的。8086微机系统，能够完成的操作有下列几种主要类型：微机系统，能够完成的操作有下列几种主要类型：存贮器读或写存贮器读或写I/O读或读或I/O写写中断响应。中断响应。第5章2、8086CPU的典型时序的典型时序按数据传输的方向来分，可将总线操作按数据传输的方向来分，可将总线操作分为读操作和写操作两种类型；按照分为读操作和写操作两种类型；按照读读/写的不同对象，总线操作又可分为写的不同对象，总线操作又

26、可分为存贮器读存贮器读/写与写与I/O读读/写操作，下面以写操作，下面以8086工作在工作在最大组态最大组态为基础分析为基础分析8086的典型时序。的典型时序。第5章1、存储器读周期和存储器写周期、存储器读周期和存储器写周期存储器读周期：存储器读周期：T1状态：给出内存单元的状态：给出内存单元的20位地址信息和位地址信息和S2、S1、S0 状态信息。状态信息。从从ALE引脚发出地址锁存信号将地址锁存。引脚发出地址锁存信号将地址锁存。若系统中有数据总线收发器，则若系统中有数据总线收发器，则DT/R=0注意：注意：ALE和和DT/R是由总线控制器是由总线控制器8288发出的。发出的。第5章T2状态

27、：状态：在在A19A16线上出现状态信号线上出现状态信号S6S3，AD15AD0线进入线进入高阻状态高阻状态，以便为读入数据，以便为读入数据 作准备。作准备。若系统中有数据总线收发器，则若系统中有数据总线收发器，则8288的的DEN=1。MRDC=0。存储器读周期（续）存储器读周期（续）第5章TW状态：在状态：在T3状态，采样状态，采样READY线，若线，若READY=0，则进入等待周期。，则进入等待周期。T4状态：状态：CPU对数据总线进行采样，从而获得数据。对数据总线进行采样，从而获得数据。S2、S1、S0按照下一个总线周期的操作类型产生电平变化。按照下一个总线周期的操作类型产生电平变化。

28、存储器读周期（续）存储器读周期（续）T3状态：内存单元将数据送到数据总线上。状态：内存单元将数据送到数据总线上。S2、S1、S0全部进入高电平（无源状态）全部进入高电平（无源状态）第5章最大组态存储器读周期时序最大组态存储器读周期时序 8288产生产生*书有错！书有错！第5章存储器写周期存储器写周期存储器写周期：存储器写周期：DT/R=1，其他与存储读周期同。其他与存储读周期同。T2状态：状态：CPU往往AD15AD0线发出数据。线发出数据。AMWC（提前的存储器写信号）提前的存储器写信号）=0，8288的的DEN=1T1状态：状态：第5章TW状态状态T3状态：状态：CPU继续提供状态信息和数

29、据。继续提供状态信息和数据。MWTC（存储器写信号）存储器写信号）=0。S2、S1、S0全部进入高电全部进入高电平（无源状态）平（无源状态）T4状态：数据从数据总线上被撤除，各种控制信号线状态：数据从数据总线上被撤除，各种控制信号线和状态信号线进入无效状态。和状态信号线进入无效状态。S2、S1、S0按照下一按照下一 个个总线周期的操作类型产生电平变化。总线周期的操作类型产生电平变化。存储器写周期（续）存储器写周期（续）第5章*书有错！书有错！最大组态存储器写周期时序最大组态存储器写周期时序 111110T4T3T2T1A15A8A19A16S6S3由由8288产生产生ALES2*S0*CLKA

30、19/S6A16/S3A15A8DEN写命令写命令AD7AD0A7A0输出数据输出数据DT/R*AMWTC*MWTC*第5章2、I/O读周期和读周期和I/O写周期写周期I/O接口电路的工作速度较面慢，往往要插入等待接口电路的工作速度较面慢，往往要插入等待状态。状态。a）T1期间期间8086发出发出16位地址信息，位地址信息，A19A16为为0，同时同时S0S2的编码为的编码为I/O操作。操作。b）在在T3周期采样的周期采样的READY为低电平，插入一个等为低电平，插入一个等待周期待周期TW状态。状态。c）8288发出读写命令为发出读写命令为IORC和和AIOWC（IOWC未用）未用）和和存储器

31、读写周期的时序基本相同，不同之处为：存储器读写周期的时序基本相同，不同之处为：第5章3、空转周期、空转周期只有在只有在CPU与存贮器或与存贮器或I/O端口之间传送数据时，端口之间传送数据时，CPU才才执行相应的总线操作，而当它们之间不传送数据时，则进执行相应的总线操作，而当它们之间不传送数据时，则进入总线空转周期。入总线空转周期。空转周期是指在两个总线周期之间的时空转周期是指在两个总线周期之间的时间间隔。包含一个到多个时钟周期间间隔。包含一个到多个时钟周期在总线空转周期内，在总线空转周期内，CPU的各种信号线上的状态维持的各种信号线上的状态维持不变。不变。要注意的是要注意的是，总线空操作并不意

32、味着，总线空操作并不意味着CPU不工不工作，只是总线接口部件作，只是总线接口部件BIU不工作，而总线执行部件不工作，而总线执行部件EU仍在工作，如进行计算、译码、内部寄存器之间传仍在工作，如进行计算、译码、内部寄存器之间传送数据等。实质上总线空操作期间，是送数据等。实质上总线空操作期间，是BIU对对EU的一的一种等待。种等待。第5章4 4、中断响应周期（对可屏蔽中断）、中断响应周期（对可屏蔽中断）5 5、系统的复位、系统的复位6 6、CPUCPU进入和退出保持状态的时序进入和退出保持状态的时序BACK第5章5.3 系统总线系统总线5.3.1 概述概述总线是一组信号线的集合，是一种在总线是一组信

33、号线的集合，是一种在各模块之间传送信息的公共通道各模块之间传送信息的公共通道 总线是各部件联系的纽带总线是各部件联系的纽带 第5章在微机系统中，利用总线实现芯片内部、印刷电路板各在微机系统中，利用总线实现芯片内部、印刷电路板各部件之间、机箱内各插件板之间、主机与外部设备之间部件之间、机箱内各插件板之间、主机与外部设备之间或系统与系统之间的连接与通信。或系统与系统之间的连接与通信。采用总线结构之后，使系统中各功能部件间的相互关采用总线结构之后，使系统中各功能部件间的相互关系转变为各部件面向总线的单一关系，一个部件（功系转变为各部件面向总线的单一关系，一个部件（功能板卡）只要符合总线标准，就可以连

34、接到采用这能板卡）只要符合总线标准，就可以连接到采用这种总线标准的系统中，从而可以简化系统设计、简化种总线标准的系统中，从而可以简化系统设计、简化系统结构、提高系统可靠性、易于系统的扩充和更新系统结构、提高系统可靠性、易于系统的扩充和更新等等。等等。第5章1、总线的分类、总线的分类按总线功能来划分可分为按总线功能来划分可分为:地址总线地址总线数据总线数据总线控制总线控制总线第5章根据所处的位置不同，总线可以分为：根据所处的位置不同，总线可以分为：u片内总线片内总线位于微处理器芯片的内部，用于算术逻辑单元位于微处理器芯片的内部，用于算术逻辑单元ALU与各种寄存器或者其它功能单元之间的相互连接。与

35、各种寄存器或者其它功能单元之间的相互连接。v片总线（元件级总线或局部总线）片总线（元件级总线或局部总线）各种板、卡上实现芯片间相互连接的总线。各种板、卡上实现芯片间相互连接的总线。总线的分类（续）总线的分类（续）第5章w内总线（板级总线、系统总线）内总线（板级总线、系统总线）计算机机箱内部，计算机机箱内部，用于连接微机各功能部件插卡的用于连接微机各功能部件插卡的总线称为系统总线总线称为系统总线。系统总线在计算机主板上，以。系统总线在计算机主板上，以几个并列的扩展插槽形式提供给用户。如几个并列的扩展插槽形式提供给用户。如PC总线、总线、AT总线（总线（ISA总线）、总线）、PCI总线、总线、AG

36、P总线等总线等 总线的分类（续）总线的分类（续）第5章指微机系统之间，微机系统与仪器、仪表或其它指微机系统之间，微机系统与仪器、仪表或其它设备之间进行通信的一种信号线。如接口标准设备之间进行通信的一种信号线。如接口标准IDE、SCSI、USB和和IEEE 1394等，前两种主要等，前两种主要是与硬盘、光驱等设备接口相连，后面两种新型是与硬盘、光驱等设备接口相连，后面两种新型外部总线可以用来连接多种外部设备。外部总线可以用来连接多种外部设备。x外总线（通信总线）外总线（通信总线）总线的分类（续）总线的分类（续）第5章 片内总线片内总线CPUMI/O片总线片总线I/O接口板接口板外部设备外部设备内

37、总线内总线外总线外总线第5章2、总线的操作过程、总线的操作过程第5章3、总线的数据传输方式、总线的数据传输方式第5章5.3.2 PC总线总线IBM-PC及及XT（CPU为为8088）使用的总线成为）使用的总线成为PC总线。总线。IBM-PC机的底板上有机的底板上有5个，个，XT机的底板上有机的底板上有8个双列个双列插槽，具有插槽，具有62条引脚，引脚间隔为条引脚，引脚间隔为2.54mm，数据总线，数据总线8位。位。各引脚的排列如图各引脚的排列如图5-15所示。所示。第5章5.3.3 ISA总线总线ISA（Industry Standard Architecture）工业标准体工业标准体系结构总

38、线系结构总线又称又称AT总线。是总线。是IBM AT机推出时使用的总线。机推出时使用的总线。ISA 总线是在原来的总线是在原来的PC/XT总线的基础上扩展一个总线的基础上扩展一个36条条引线槽形成来的，同一槽线的插槽分成引线槽形成来的，同一槽线的插槽分成62和和36两段。数两段。数据总线扩展到据总线扩展到16位，地址总线扩展到位，地址总线扩展到24位。位。AT机：以机：以80286为为CPU，具有，具有16位数据总线和位数据总线和24条地条地址总线址总线新增加的新增加的36个引脚排列如图个引脚排列如图5-16所示。所示。第5章5.3.4 PCI总线总线PCI（Peripheral Compon

39、ent Interconnect）外外围元件互联围元件互联，具有，具有188条引脚。条引脚。随着微电子技术的发展，随着微电子技术的发展，CPU的速度越来越高，的速度越来越高，CPU的飞速发展早已超越的飞速发展早已超越ISA控制总线，这种发展的不同控制总线，这种发展的不同步，造成了象硬盘、视频接口等一高速外设只能通过步，造成了象硬盘、视频接口等一高速外设只能通过一个慢速且狭窄的路径发送和接受数据，使一个慢速且狭窄的路径发送和接受数据，使CPU的的的的高性能得不到充分发挥。为此，一些厂商在不改变高性能得不到充分发挥。为此，一些厂商在不改变ISA标准的基础上，为主板设计了一种特殊的高速插标准的基础上，为主板设计了一种特殊的高速插槽，称为槽，称为“局部局部”总线插槽。总线插槽。PC机领域出现比较优秀的局部总线是机领域出现比较优秀的局部总线是VL和和PCI。第5章5.3.5 USB 接口接口第5章上图中左侧最长的插槽为上图中左侧最长的插槽为ISA插槽（黑色），中间白色插槽（黑色），中间白色的为的为PCI插槽，右边棕色的插槽为插槽，右边棕色的插槽为AGP插槽。插槽。BACK