EDA技术(VHDL)试卷及答案.pdf

《EDA技术(VHDL)试卷及答案.pdf》由会员分享，可在线阅读，更多相关《EDA技术(VHDL)试卷及答案.pdf（5页珍藏版）》请在淘文阁 - 分享文档赚钱的网站上搜索。

1、8A Uni-20-20 学年第一学期工作计划 9864一、单项选择题（30 分）1以下描述错误的是以下描述错误的是C CA A QuartusIIQuartusII是是AlteraAltera提提 供供 的的FPGA/CPLDFPGA/CPLD 集成开发环境集成开发环境B BAlteraAltera 是世界上最大的可编程逻是世界上最大的可编程逻辑器件供应商之一辑器件供应商之一C CMAX+plusIIMAX+plusII 是是 AlteraAltera 前一代前一代FPGA/CPLDFPGA/CPLD集成开发环境集成开发环境 QuartusIIQuartusII的的更新换代新产品更新换代新产

2、品D D QuartusIIQuartusII 完全支持完全支持 VHDLVHDL、VerilogVerilog的设计流程的设计流程2以下工具中属于以下工具中属于 FPGA/CPLDFPGA/CPLD 开发工具开发工具中的专用综合器的是中的专用综合器的是 B BA A ModelSimModelSimB B LeonardoLeonardoSpectrumSpectrumC C ActiveActiveHDLHDLD DQuartusIIQuartusII3以下器件中属于以下器件中属于 XilinxXilinx 公司生产的公司生产的是是 C CA A ispLSIispLSI系列器件系列器件

3、B B MAXMAX系列器件系列器件C C XC9500XC9500 系列器件系列器件 D D FLEXFLEX系列器件系列器件4以下关于信号和变量的描述中错误的以下关于信号和变量的描述中错误的是是 B BA A 信号是描述硬件系统的基本数据对信号是描述硬件系统的基本数据对象，它的性质类似于连接线象，它的性质类似于连接线B B 信号的定义范围是结构体、信号的定义范围是结构体、进程进程/在整个结构体的任何地方都能使用在整个结构体的任何地方都能使用C C除了没有方向说明以外，除了没有方向说明以外，信号与实信号与实体的端口概念是一致的体的端口概念是一致的D D 在进程中不能将变量列入敏感信号在进程中

4、不能将变量列入敏感信号列表中列表中5 以下关于状态机的描述中正确的是以下关于状态机的描述中正确的是 B BA AMooreMoore 型状态机其输出是当前状态型状态机其输出是当前状态和所有输入的函数和所有输入的函数/MealyMealy型状态机其输出信号是当型状态机其输出信号是当前状态和当前输入的函数前状态和当前输入的函数B B与与 MooreMoore 型状态机相比，型状态机相比，MealyMealy 型型的输出变化要领先一个时钟周期的输出变化要领先一个时钟周期C CMealyMealy 型状态机其输出是当前状态型状态机其输出是当前状态的函数的函数D D以上都不对以上都不对6下列标识符中，下

5、列标识符中，B B是不合法的标是不合法的标识符。识符。A APP0PP0B BEND CEND CNot_AckNot_AckD Dsigsig7大规模可编程器件主要有大规模可编程器件主要有 FPGAFPGA、CPLDCPLD两类，两类，下列对下列对 CPLDCPLD 结构与工作原理的结构与工作原理的描述中，正确的是描述中，正确的是 C C。A/A/FPGAFPGA 即是现场可编程逻辑器件即是现场可编程逻辑器件的英文简称的英文简称 CPLDCPLD 复杂可编程逻辑器复杂可编程逻辑器件件B BCPLDCPLD 是基于查找表结构的可编程是基于查找表结构的可编程逻辑器件逻辑器件C C早期的早期的 C

6、PLDCPLD 是从是从 GALGAL 的结构扩展的结构扩展而来而来D D在在 AlteraAltera 公司生产的器件中，公司生产的器件中，FLEX10KFLEX10K 系列属系列属 CPLDCPLD 结构结构8综合是综合是 EDAEDA 设计流程的关键步骤，在设计流程的关键步骤，在下面对综合的描述中，下面对综合的描述中，D D是错误的。是错误的。A A 综合就是把抽象设计层次中的一种综合就是把抽象设计层次中的一种表示转化成另一种表示的过程表示转化成另一种表示的过程B B 综合就是将电路的高级语言转化成综合就是将电路的高级语言转化成低级的，可与低级的，可与 FPGA/CPLDFPGA/CPL

7、D 的基本结的基本结构相映射的网表文件构相映射的网表文件C C为实现系统的速度、面积、性能的为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综要求，需要对综合加以约束，称为综合约束合约束D D综合可理解为，综合可理解为，将软件描述与给定将软件描述与给定的硬件结构用电路网表文件表示的映的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的射过程，并且这种映射关系是唯一的（即综合结果是唯一的）（即综合结果是唯一的）9嵌套使用嵌套使用 IFIF 语句，语句，其综合结果可实现其综合结果可实现A A。A A带优先级且条件相与的逻辑电路带优先级且条件相与的逻辑电路B B条件相或的逻辑

8、电路条件相或的逻辑电路C C三三态态控控制制电电路路D D双向控制电路双向控制电路10在在 VHDLVHDL 语言中，下列对时钟边沿检语言中，下列对时钟边沿检测描述中，错误的是测描述中，错误的是 D D。A A ifif clkeventclkevent andand clkclk=11 thenthenB Bif falling_edge(clk)thenif falling_edge(clk)thenC Cif clkevent and clk=0if clkevent and clk=0then Dthen Difif clkstableclkstable andand notnot c

9、lkclk=1 then=1 then11 下列那个流程是正确的基于下列那个流程是正确的基于 EDAEDA 软件软件b1 18A Uni-20-20 学年第一学期工作计划 9864的的 FPGA/CPLDFPGA/CPLD 设计流程设计流程 B BA A原理图原理图/HDL/HDL 文本输入适配综文本输入适配综合功能仿真编程下载硬件测试合功能仿真编程下载硬件测试B B原理图原理图/HDL/HDL 文本输入功能仿真文本输入功能仿真综合适配编程下载硬件测试综合适配编程下载硬件测试C C原理图原理图/HDL/HDL 文本输入功能仿真文本输入功能仿真综合编程下载适配硬件测试；综合编程下载适配硬件测试；

10、D D原理图原理图/HDL/HDL 文本输入功能仿真文本输入功能仿真适配编程下载综合硬件测试适配编程下载综合硬件测试12 在在 VHDLVHDL 语语 言言 中中，下下 列列 对对 进进 程程（PROCESSPROCESS）语句的语句结构及语法规语句的语句结构及语法规则的描述中，正确的是则的描述中，正确的是 A A。A APROCESSPROCESS 为一无限循环语句；敏感为一无限循环语句；敏感信号发生更新时启动进程，信号发生更新时启动进程，执行完成执行完成后，等待下一次进程启动后，等待下一次进程启动B B敏感信号参数表中，敏感信号参数表中，应列出进程中应列出进程中使用的所有输入信号使用的所有

11、输入信号C C进程由说明部分、结构体部分、和进程由说明部分、结构体部分、和敏感信号参数表三部分组成敏感信号参数表三部分组成D D 当前进程中声明的变量也可用于其当前进程中声明的变量也可用于其他进程他进程13下列语句中，不属于并行语句的是下列语句中，不属于并行语句的是B BA A进程语句进程语句B BCASECASE 语句语句顺序语句顺序语句C C元件例化语句元件例化语句D DWHENWHENELSEELSE语句语句14VHDLVHDL 语言共支持四种常用库，其中语言共支持四种常用库，其中哪种库是用户的哪种库是用户的 VHDLVHDL 设计现行工作设计现行工作库库 D DA AIEEEIEEE

12、库库 B B VITALVITAL库库C CSTDSTD 库库D DWORKWORK 库库15VHDLVHDL 语言是一种结构化设计语言；语言是一种结构化设计语言；一个设计实体（电路模块）包括实体一个设计实体（电路模块）包括实体与结构体两部分，结构体描述与结构体两部分，结构体描述 D D设计实体内部结构和外部设计实体端设计实体内部结构和外部设计实体端口的逻辑关系口的逻辑关系A A器器件件外外部部特特性性B B器件的综合约束器件的综合约束C C 器器 件件 外外 部部 特特 性性 与与 内内 部部 功功 能能D D器件的内部功能器件的内部功能二、EDAEDA 名词解释，写出下列缩写的中文名词解释

13、，写出下列缩写的中文含义（含义（1010 分）分）1 1CPLDCPLD：复杂可编程逻辑器件：复杂可编程逻辑器件2 2ASICASIC：专用集成电路：专用集成电路3 3LUTLUT：查找表：查找表4 4EDAEDA：电子设计自动化：电子设计自动化5 5ROMROM：只读存储器：只读存储器三、程序填空题（20 分）以下是一个模为以下是一个模为 2424（023023）的）的 8421BCD8421BCD码加法计数器码加法计数器 VHDLVHDL 描述，请补充完整描述，请补充完整LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_

14、1164.ALL;ENTITY tb ISENTITY tb ISPORT(CLK:IN STD_LOGIC;PORT(CLK:IN STD_LOGIC;SHI,GE:OUT SHI,GE:OUT INTEGER RANGE 0 RANGE 0TO 9);TO 9);END;END;ARCHITECTURE bhv OF tb ISARCHITECTURE bhv OF tb ISSIGNAL SHI1,GE1:SIGNAL SHI1,GE1:INTEGER RANGE 0 TO9;BEGIN BEGINPROCESS(CLK)PROCESS(CLK)BEGIN IF IF CLKEVENT

15、AND CLK=1 then then IF GE1=9 THEN IF GE1=9 THEN GE1=0;GE1=0;SHI1=SHI1+1;ELSIF ELSIFSHI1=2ANDGE1=3THENTHEN SHI1=0;SHI1=0;GE1=0;GE1=0;ELSE ELSEGE1=GE1+1;END IF;END IF;END IF;END PROCESS;END PROCESS;GE=GE1;SHI=SHI1;SHI=SHI1;END bhv;END bhv;四、程序改错题（仔细阅读下列程序后回答问题，12 分）1 LIBRARY IEEE;1 LIBRARY IEEE;2 USE

16、IEEE.STD_LOGIC_1164.ALL;2 USE IEEE.STD_LOGIC_1164.ALL;3 3USEUSEIEEE.STD_LOGIC_UNSIGNED.ALL;IEEE.STD_LOGIC_UNSIGNED.ALL;4 ENTITY gc IS4 ENTITY gc IS5 PORT(CLK:IN STD_LOGIC;5 PORT(CLK:IN STD_LOGIC;b2 28A Uni-20-20 学年第一学期工作计划 98646 6Q Q:OUTOUTSTD_LOGIC_VECTOR(3 DOWNTO 0);STD_LOGIC_VECTOR(3 DOWNTO 0);7

17、END gc;7 END gc;8 ARCHITECTURE bhv OF gc IS8 ARCHITECTURE bhv OF gc IS9 9 SIGNAL Q1:RANGE 0 TO 9;SIGNAL Q1:RANGE 0 TO 9;1010 BEGIN BEGIN1111 PROCESS(clk,Q)PROCESS(clk,Q)12 BEGIN12 BEGIN1313 IF RISING_EDGE(CLK)THEN IF RISING_EDGE(CLK)THEN14 IF Q1 1001 THEN14 IF Q1 1001 THEN1515 Q1=Q1+1;Q1=Q1+1;1616 E

18、LSE ELSE17 Q1 17 Q1 0);0);1818 END IF;END IF;19 END IF;19 END IF;20 END PROCESS;20 END PROCESS;2121 Q=Q1;Q=Q1;22 END bhv;22 END bhv;程序编译时，提示的错误为：Error:Error:LineLine9:9:FileFilee:myworktestgc.vhd:e:myworktestgc.vhd:VHDLVHDLsyntaxsyntaxerror:subtype indication must haveerror:subtype indication must h

19、averesolution function or type mark,butresolution function or type mark,butfound RANGE insteadfound RANGE insteadError:Error:LineLine11:11:FileFilee:myworktestgc.vhd:e:myworktestgc.vhd:interfaceinterfaceDeclarationDeclaration error:canterror:cant readread portport QQof mode OUTof mode OUT请回答问题：在程序中存

20、在两处错误，在程序中存在两处错误，试试指出并修改正确指出并修改正确（如果是缺少语句请指出（如果是缺少语句请指出应该插入的行号）应该插入的行号）答：（1）第 9 行有误，SIGNALSIGNAL Q1Q1:RANGERANGE0 TO 90 TO 9 数据类型有误，数据类型有误，应该改成 SIGNALSIGNALQ1:STD_LOGIC_VECTOR(3 DOWNTO 0)Q1:STD_LOGIC_VECTOR(3 DOWNTO 0)（2）第 11 行有误，敏感信号列表中不能敏感信号列表中不能出现输出端口，应该改成出现输出端口，应该改成 PROCESSPROCESS(clk)(clk)b3 38

21、A Uni-20-20 学年第一学期工作计划 9864五、（28 分）1 1 试用试用 VHDLVHDL 描述一个外部特性如图所示描述一个外部特性如图所示的的 D D 触发器。触发器。（1010 分）分）参考程序如下：参考程序如下：LIBRARY IEEE;LIBRARY IEEE;BEGINBEGINP1:PROCESS(clk,reset)P1:PROCESS(clk,reset)BEGINBEGIN IF IF resetreset=1 1 THEN THENcurrent_state=s0;current_state=s0;USE IEEE.STD_LOGIC_1164.ALL;USE

22、 IEEE.STD_LOGIC_1164.ALL;ENTITY mydff ISENTITY mydff IS PORT(CLK:IN STD_LOGIC;PORT(CLK:IN STD_LOGIC;D:IN STD_LOGIC;D:IN STD_LOGIC;Q:OUT STD_LOGIC);Q:OUT STD_LOGIC);END;END;ARCHITECTURE bhv OF mydff ISARCHITECTURE bhv OF mydff ISBEGINBEGIN PROCESS(CLK)PROCESS(CLK)BEGIN BEGIN IF CLKEVENT AND CLK=1 THE

23、N IF CLKEVENT AND CLK=1 THEN Q=D;Q=D;END IF;END IF;END PROCESS;END PROCESS;END;END;2.2.下图为某一状态机对应的状态图，下图为某一状态机对应的状态图，试用试用VHDLVHDL 语言描述这一状态机。语言描述这一状态机。（1818 分）分）其它/0000其它/10011/1001S0S10/00000/1100其它/1111其它/11001/1111S3S2参考程序如下：参考程序如下：LIBRARY IEEE;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD

24、_LOGIC_1164.ALL;ENTITY FSM2 ISENTITY FSM2 IS PORT PORT(clk,reset,in1clk,reset,in1:ININSTD_LOGIC;STD_LOGIC;out1 out1:OUTOUTSTD_LOGIC_VECTOR(3 downto 0);STD_LOGIC_VECTOR(3 downto 0);END;END;ARCHITECTURE bhv OF FSM2 ISARCHITECTURE bhv OF FSM2 IS TYPE TYPE state_typestate_type ISIS(s0,(s0,s1,s1,s2,s2,s3

25、);s3);SIGNALcurrent_ SIGNALcurrent_state,next_state:state,next_state:state_type;state_type;ELSIF ELSIFclk=1clk=1ANDANDclkEVENT THENclkEVENT THEN current_state current_state=next_state;=IFIF in1=in1=1 1THENTHENnext_state=s1;next_state=s1;ELSE next_state=s0;ELSE next_state IF in1=0THEN WHEN s1=IF in1=

26、0THENnext_state=S2;next_state=S2;ELSE next_state=s1;ELSE next_state IF in1=1THEN WHEN s2=IF in1=1THENnext_state=S3;next_state=S3;ELSE next_state=s2;ELSE next_state IF in1=0THEN WHEN s3=IF in1=0THENnext_state=S0;next_state=S0;ELSE next_state=s3;END IF;ELSE next_state=IFIF in1=in1=1 1THENTHENout1=out1

27、=“10011001”;ELSE ELSEout1=0000;END IF;out1 IF in1=0THEN WHEN s1=IF in1=0THENb4 48A Uni-20-20 学年第一学期工作计划 9864out1=1100;out1=1100;ELSE ELSEout1=1001;END IF;out1 IF in1=1THEN WHEN s2=IF in1=1THENout1=1111;out1=1111;ELSE ELSEout1=1001;END IF;out1 IF in1=1THEN WHEN s3=IF in1=1THENout1=0000;out1=0000;ELSE ELSEout1=1111;END IF;out1=1111;END IF;end case;end case;END PROCESS;END PROCESS;end bhv;end bhv;信你自己罢！只有你自己是真实的，也只有你能够创造你自己b5 5