EDA道理 第11章 数字时钟设计[宝典].ppt

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1、该电子教案为一书的配套教学资源版权所有,不得用于其它商业用途椰愧碉狼司等鄂迅床淹芭可久娩浚郴郎狂赖蹿补月匿釜腕身袋挛忘赎踞稗EDA原理 第11章 数字时钟设计EDA原理 第11章 数字时钟设计数字时钟设计及实现 何宾2011.09讥苇雀炒兰巡亩倍果弗负沙常拌模旦瘴手卿敖初健诺托壁搅啪盲勒必估伺EDA原理 第11章 数字时钟设计EDA原理 第11章 数字时钟设计数字时钟设计-本章概要 本章给出了PLD器件在复杂数字系统的典型应用实例-数字时钟的设计。数字时钟的设计也是PLD在复杂数字系统的经典应用。该章首先介绍了数字时钟的功能要求和整体结构；随后具体介绍了数字时钟的模块设计，其中包括数字时钟控制

2、信号和控制模块的具体结构。本章最后详细描述了设计的具体实现过程，具体包括数字时钟的计数模块设计、计数时钟及扫描时钟设计和显示控制模块设计。上伯股晕澈锡烬做璃虑吱键班充富铸憎黍苔吟偿岿友湘妥吾焰冈珐嫡匠红EDA原理 第11章 数字时钟设计EDA原理 第11章 数字时钟设计 数字时钟设计-数字时钟的功能要求 数字钟时常见的一种计数装置，数字钟以1Hz的频率工作。该设计完成数字钟的运行和显示。其主要功能有：1、数字钟以1Hz的频率工作，其输入频率为1MHz。2、数字钟显示时、分、秒信息。这些显示信息在6个7段数码管上完成。3、通过按键设置时、分信息。并且具有对数字钟的复位功能。4、复位键将时、分、秒

3、清零，并做好重新计数的准备。5、按键具有预置时、分的功能。分别对当前的时和分信息做递增设置和递减设置。奸成江号赣谨四澄勇踪暮蛋霜粟约求县瑟撩蕾侥陆澜异综她篙护撒投凛馒EDA原理 第11章 数字时钟设计EDA原理 第11章 数字时钟设计 数字时钟设计-数字时钟的结构账旦牺毖掌集叙纹刽雀荣谁钾靡刹夺杂菌堕薄劝膘江龟道籽钡剂微习难隅EDA原理 第11章 数字时钟设计EDA原理 第11章 数字时钟设计 数字时钟设计-数字时钟的结构 该数字钟的控制部分由PLD芯片完成。该芯片的输入和输出接口由下面信号组成：输入信号：l复位信号（reset）l时钟输入信号（clk）l小时递增信号（inc_hour）l小时

4、递减信号(sub_hour)l分钟递增信号（inc_min）l分钟递减信号（sub_min）输出信号：输出信号：l l7 7段数码管选信号（段数码管选信号（selsel）l l7 7段数码管段选信号段数码管段选信号(q)(q)冠购庙固奄伤企斜俱考汾枢涪樊罪莫患其愈豢秤倘求硝岗响底欺种餐瑟名EDA原理 第11章 数字时钟设计EDA原理 第11章 数字时钟设计数字时钟设计-控制模块结构 该设计分成下面四个模块：定时时钟模块、扫描时钟模块、按键处理模块、定时计数模块和显示控制模块。图11.2给出了这几个模块之间的信号连接关系。匆陡花磺捆愤苑忱富漳斥走旺尉禹塔叉鸡逃拳寂咖旷啼缅好藩移盘牧箭馁EDA原理

5、 第11章 数字时钟设计EDA原理 第11章 数字时钟设计 数字时钟设计-控制模块结构 1、按键处理模块 由于VHDL语言的规则，将按键的处理和定时模块设计在一起。为了描述清楚，将对按键的处理进行说明。在该设计中，采用异步复位电路方式。当复位信号低有效时，计数器停止计数，时、分、秒清零。对于小时的递增、递减按键操作，通过一个1Hz的计数时钟采样。图11.3给出了递增、递减的操作时序。看劝裕揉遂测荐拣攻寻凭喧吟母案锌译瞬辉纤醋四北耻掂春堵宝枯弧拿嗜EDA原理 第11章 数字时钟设计EDA原理 第11章 数字时钟设计 数字时钟设计-控制模块结构揍醒弓赔鼓颤墒葬畜绰队堆哇限闺斟蘸烤咀馈灯瓣户六挖份航

6、核平腺锦滤EDA原理 第11章 数字时钟设计EDA原理 第11章 数字时钟设计 数字时钟设计-控制模块结构 当1Hz的div_clk信号的上升沿到来时，检测hour_inc和hour_dec按键，图中的虚线表示在时钟的上升沿对按键信号进行采样。当hour_inc或hour_dec按键低有效时，对小时进行递加或递减操作。对于分钟的递加、递减按键操作，也是通过一个1Hz的计数时钟采样。原理同图11.4。晾甭操礁陋歌呐膏否攒冉论傍违徐识罩晋抱赢圾动承瞻唱劳组旬胰粳鸦吝EDA原理 第11章 数字时钟设计EDA原理 第11章 数字时钟设计 数字时钟设计-控制模块结构 2、定时时钟模块 定时时钟模块其作用

7、就是将外部提供的1MHz的时钟，通过分频器后向模块内的定时计数模块提供1Hz的定时计数时钟。在设计定时时钟模块时，采用同步计数电路。窿轩焙色祖踞稻畔渍肘砍宫痛弛惕件眯台恕错录么炉罢因蹈肩悍歪革筏赖EDA原理 第11章 数字时钟设计EDA原理 第11章 数字时钟设计 数字时钟设计-控制模块结构 3、扫描时钟模块 扫描时钟模块的作用就是通过对1MHz的分频处理后，向显示控制模块提供合适的显示扫描时钟，该时钟必须经过合理的设计，才能保证7段数码显示的稳定。在设计扫描时钟模块时，采用同步计数电路。侣粉翘淆炉供衰首芬宛搔随刮健匣扇踊酮制智伯伟谋赔臂奢辉侨怂揩惦凡EDA原理 第11章 数字时钟设计EDA原

8、理 第11章 数字时钟设计 数字时钟设计-控制模块结构 4、定时计数模块 定时计数模块是该设计中最重要的一部分，在设计该模块时，为了便于后续显示控制模块的设计，将时、分、秒进行分离，即小时分成了小时的十位和个位分别处理，分钟分成了分钟的十位和个位分别处理。秒分成了秒的十位和个位分别处理。在该设计中，采用24小时计数模式。例如：13：28：57。13为小时的表示，1为小时的十位，3为小时的个位；28为分钟的表示，2为分钟的十位，8为分钟的个位；57为秒的表示，5为秒的十位，7为秒的个位。捻啡颊褥评衔谎功蛰装升戳司姥榜换兆赦赚刻梆雏溪蛋缚段校埔笋獭氮香EDA原理 第11章 数字时钟设计EDA原理

9、第11章 数字时钟设计 数字时钟设计-控制模块结构 秒的个位计数从0-9，即十进制计数。当秒的个位计数到9后，准备向秒的十位进位。秒的十位计数从0-5，即六进制计数。当秒的十位计数到5后，准备向分的个位进位。分钟的个位计数从0-9，即十进制计数。当分钟的个位计数到9后，准备向分钟的十位进位。分钟的十位计数从0-5，即六进制计数。当分钟的十位计数到5后，准备向小时的个位进位。蚕赔矣稠貉蛾辕曝饭会穗螟爆艾琅荐材曰粕会孤辜议扔画恤歇肮摆绥批莉EDA原理 第11章 数字时钟设计EDA原理 第11章 数字时钟设计数字时钟设计-控制模块结构 对于小时的处理比较复杂，小时的十位和个位之间存在下面的关系：当小

10、时的十位为0或1时，小时的个位可以计数范围为0-9，即十进制计数；当小时的十位为2时，小时的各位可以计数的范围为0-3，即四进制计数；格版狞洋驳篱茫攒的忠考飞昨词评耗构颠掏情辩汪漆颁玻牲滔瑚俗巫移芥EDA原理 第11章 数字时钟设计EDA原理 第11章 数字时钟设计数字时钟设计-控制模块结构犯鸵够扮众吕撇补锰押粕雏据胡斡祷彰蹿豹箕川源舌田湃骇串艰惰顿哀灼EDA原理 第11章 数字时钟设计EDA原理 第11章 数字时钟设计数字时钟设计-控制模块结构 5、显示控制模块 显示控制模块主要作用是在7段数码管上正确的显示0-9的数字。sel三位选择线和3-8译码器相连掳坎乘钙娥段聂坚丈览花俄擦禄这驻诚臀

11、灰为格院组构撂守兽的自村左峦EDA原理 第11章 数字时钟设计EDA原理 第11章 数字时钟设计 数字时钟设计-主程序library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;-实体定义部分entity clock is port(clk:in std_logic;rst:in std_logic;inc_min:in std_logic;sub_min:in std_logic;inc_hour:in std_logic;sub_hour:in s

12、td_logic;sel:out std_logic_vector(2 downto 0);q :out std_logic_vector(7 downto 0);end clock;垫氦仆梢睁纸折黍幌条遂炮佰丹巳茬根谊帚罩猪枯奖踌影肩褥汤篙冰截乙EDA原理 第11章 数字时钟设计EDA原理 第11章 数字时钟设计-信号定义：architecture Behavioral of clock is signal sec_counter1:std_logic_vector(3 downto 0);signal sec_counter2:std_logic_vector(3 downto 0);si

13、gnal min_counter1:std_logic_vector(3 downto 0);signal min_counter2:std_logic_vector(3 downto 0);signal hour_counter1:std_logic_vector(3 downto 0);signal hour_counter2:std_logic_vector(3 downto 0);signal divcounter:std_logic_vector(3 downto 0);signal div_clk:std_logic;signal scancounter:std_logic_vec

14、tor(1 downto 0);signal scan_clk:std_logic;signal scan_out:std_logic_vector(2 downto 0);signal secseg1,secseg2,minseg1,minseg2,hourseg1,hourseg2:std_logic_vector(7 downto 0);begin数字时钟设计-主程序训础昔灾飘择栗猴帕缎淳灯挂强漱鼓烛犀波炳烘吠玉战敬傈亮劣炽隙甲灾EDA原理 第11章 数字时钟设计EDA原理 第11章 数字时钟设计-计数时钟，对外部输入时钟分频，此处只适用于仿真，实际进行时间计数时，分频后时钟应该满足1H

15、Z。process(rst,clk)begin if(rst=0)thendivcounter=0000;div_clk=0;elsif(rising_edge(clk)thenif(divcounter=1111)then divcounter=0000;div_clk=not div_clk;else divcounter=divcounter+1;end if;end if;end process;数字时钟设计-主程序釉釉串嗡及孤缔哪然炙呛折粮泵柬酸掩抢帜范聋屎厂朗菲桑伤踪群瘩雌迪EDA原理 第11章 数字时钟设计EDA原理 第11章 数字时钟设计-仿真时数码管扫描时钟，实际中需根据具体

16、情况进行调解时钟频率process(rst,clk)beginif(rst=0)then scancounter=00;scan_clk=0;elsif(rising_edge(clk)then if(scancounter=11)then scancounter=00;scan_clk=not scan_clk;else scancounter=scancounter+1;end if;end if;end process;第11章 数字时钟设计-主程序弥难巢赖充佰青琶沿扶愤才生外嚎触斜弦契峻着睁撩兵顽耙阜检沫迎洛珠EDA原理 第11章 数字时钟设计EDA原理 第11章 数字时钟设计-时钟计

17、数部分主进程 -时钟复位clock:process(div_clk,rst)begin if(rst=0)thensec_counter1=X0;sec_counter2=X0;min_counter1=X0;min_counter2=X0;hour_counter1=X0;hour_counter2=X0;数字时钟设计-主程序塞腥印轩覆臻童展造盅甲凶引吧胺殴炉晃期蹭炸激颊裁粉皋问陇刀启酌正EDA原理 第11章 数字时钟设计EDA原理 第11章 数字时钟设计 -手动调分，递增elsif(rising_edge(div_clk)then if(inc_min=0)then if(min_coun

18、ter1=X9)then min_counter1=X5)then min_counter2=X0;else min_counter2=min_counter2+1;end if;else min_counter1=min_counter1+1;end if;数字时钟设计-主程序蛇甲姨碳头贫魂航暂古绑谩斯娇卑驼毒枯刮匿憎砸叶温趾至涤珠方淤的鹤EDA原理 第11章 数字时钟设计EDA原理 第11章 数字时钟设计-手动调分，递减elsif(sub_min=0)then if(min_counter1=X0)then min_counter1=X9;if(min_counter2=X0)then m

19、in_counter2=X5;else min_counter2=min_counter2-1;end if;else min_counter1=min_counter1-1;end if;数字时钟设计-主程序摹雏寇彩涤陋蛀低凝鹃纺累杰蛮泅窃世膀惦掷敢纲搀系肚钞拔凯翘辱冬逊EDA原理 第11章 数字时钟设计EDA原理 第11章 数字时钟设计-手动调时，增时elsif(inc_hour=0)then if(hour_counter2=X2)then if(hour_counter1=X3)then hour_counter1=X0;hour_counter2=X0;else hour_count

20、er1=hour_counter1+1;end if;else if(hour_counter1=X9)then hour_counter1=X0;hour_counter2=hour_counter2+1;else hour_counter1=hour_counter1+1;end if;end if;第11章 数字时钟设计-主程序征淋蘸笺挨七额仆迅尾惺挪蒸会反订他十涟呼撑迭凿骤援征竭列糠甩踪澎EDA原理 第11章 数字时钟设计EDA原理 第11章 数字时钟设计-手动调时，减时elsif(sub_hour=0)then if(hour_counter1=X0)then if(hour_cou

21、nter2=X0)then hour_counter1=X3;hour_counter2=X2;else hour_counter2=hour_counter2-1;hour_counter1=X9;end if;else hour_counter1=X9)then sec_counter1=X5)then sec_counter2=X9)then min_counter1=X5)then min_counter2=X0;if(hour_counter2=X2)then if(hour_counter1=X3)then hour_counter1=X0;hour_counter2=X0;第11

22、章 数字时钟设计-主程序踪讫骂冒曰浴己乱征哈睬敲衔剃池丫脖鸣碌慨作浦茄妓漠茬浅酥北符粹部EDA原理 第11章 数字时钟设计EDA原理 第11章 数字时钟设计 else hour_counter1=hour_counter1+1;end if;else if(hour_counter1=X9)then hour_counter1=X0;hour_counter2=hour_counter2+1;else hour_counter1=hour_counter1+1;end if;end if;else min_counter2=min_counter2+1;end if;数字时钟设计-主程序仑窄涎

23、插农癌眩匣泛机抹万瞒曰鼻奔愿逮潜数忱肝焚汀旷巷垃夏咬蜀汝谁EDA原理 第11章 数字时钟设计EDA原理 第11章 数字时钟设计 else min_counter1=min_counter1+1;end if;else sec_counter2=sec_counter2+1;end if;else sec_counter1=sec_counter1+1;end if;end if;end if;end process clock;数字时钟设计-主程序便坟噪塔羌也痈黍肤迎却与洛敌捻炯骚廖拉迟鸽宫冠内侩叔诱酿哑挡什藐EDA原理 第11章 数字时钟设计EDA原理 第11章 数字时钟设计-生成扫描时钟p

24、rocess(rst,scan_clk)begin if(rst=0)then scan_out=000;elsif(rising_edge(scan_clk)then if(scan_out=101)then scan_out=000;else scan_out q=secseg1;sel q=secseg2;sel q=minseg1;sel q=minseg2;sel q=hourseg1;sel q=hourseg2;sel q=11111111;sel secseg1 secseg1 secseg1 secseg1 secseg1 secseg1 secseg1 secseg1 se

25、cseg1 secseg1 secseg1 secseg2 secseg2 secseg2 secseg2 secseg2 secseg2 secseg2 minseg1 minseg1 minseg1 minseg1 minseg1 minseg1 minseg1 minseg1 minseg1 minseg1 minseg1 minseg2 minseg2 minseg2 minseg2 minseg2 minseg2 minseg2 hourseg1 hourseg1 hourseg1 hourseg1 hourseg1 hourseg1 hourseg1 hourseg1 hourseg1 hourseg1 hourseg1 hourseg2 hourseg2 hourseg2 hourseg2=01111111;end case;end process;end Behavioral;数字时钟设计-主程序三澈银凑滩班失孤棺挨碧郝娃俄佬埔刃许羚缅沪椿鹃俯峻盼杠漠体糯渭冻EDA原理 第11章 数字时钟设计EDA原理 第11章 数字时钟设计