数电实验计数器电路.pdf

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1、实验实验 5 5计计数数器器实实验验电电路路1 1 实验目的实验目的1.1 掌握计数器的工作原理及特性1.2 采用触发器及集成计数器构成任意进制计数器2 2 实验仪器与元器件实验仪器与元器件2.1 实验仪器数字电路实验箱、数字万用表、示波器2.2 芯片74LS00/74ls0474LS4874LS161共阴数码管电位器 电阻等其它元件若干3 3 预习要求预习要求3.1 预习计数器相关内容。3.2 作出预习报告。4 4 实验原理实验原理计数器是用来实现计数功能的时序部件,它能够计脉冲数,还可以实现定时、分频、产生节拍脉冲和脉冲序列等。计数器的种类很多，按时钟脉冲输入方式的不同，可以分为同步计数器

2、和异步计数器。按进位体制不同，可以分二进制和非二进制计数器。按计数的增减趋势，可分加法或减法计数器等。目前，无论是TTL 还是 CMOC 集成电路，都有品种齐全的中规模集成计数电路。作为使用者可以借助器件手册提供的功能表和工作波形以及引脚分布图，就能正确地使用这些器件。4.1 异步计数器异步计数器是指计数脉冲不是直接加到所有触发器的时钟脉冲端。这样，当一个计数脉冲作用后，计数器中某些触发器的状态发生变化，而其它触发器保持原来状态，即计数器中各触发器状态的更新与输入时钟脉冲异步。在设计模为整数 N 的异步计数器时，如果N 2，则为二进制计数器，例如设计一个 4 位二4K进制计数器，N 2 16，

3、K=4，用4 个触发器级联即可。如果N 不等于 2 的整次幂，则是非二进制计数器，这时，可将 N 写 N=2*N1其中N1为奇数,这样由模为2和模为N1的两个计算器级联而成,其中模为N1的计数器通常用反馈的方法构成.例如设计一个异步十进制计数器,可令2=2,N1=5,就是用一个模 2 计数器和一个Q0Q35 计数器级联.图Q7.12SD模所示集成触发器.Q174LS74 构成的异步十六进制四位加法计数器联接特点是将各个触发器的联接特点是将各个触发器的Q与该触发器的与该触发器的 D D 输入端连接输入端连接,就把每个就把每个 D D 触发器接成触发器接成T触发器,再由低位触发器的Q端和高一位的

4、CP 端相连接而成。4.2 同步计数器为了提高计数的速度，可采用同步计数器，所谓同步就是计数脉冲同时连接在各位触发器的时钟脉冲输入端，当计数脉冲来到时，应该翻转的触发器在同一时刻翻转。因此，同步计数器的工作RD速度比异步计数器快。同步计数器的设计可按“状态表+卡诺图+写出各触发器控制输入端的逻辑方图 7.1四位二进制异步加法计数器程”，进行，然后画出逻辑电路。也可以根据状态表中各触发器输出的变化规律，直接写出各触发器控制输入端的逻辑方程，最后画出逻辑电路图。例如设计一个同步十进制加法计数器，其状态转换表如表 7.1 所示。采用双 JK 触发器 74LS76，通过分析状态转换表，可得到各触发器控

5、制输入端K1KK的逻辑方程如下。表 6.1十进制加法计数器状态转换表计数脉冲数1234567890 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 10 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 10 0 0 0二进制数0123456789（1）第一位触发器Q0，每来一个时钟脉冲 CP，其状态翻转一次，则J0 K01。（2）第二位触发器Q1，在Q01时，来一个时钟脉冲 CP，其状态翻转一次，而在Q31时不翻转，故J1 Q0Q3，K1

6、 Q0.。（3）第 三 位 触 发 器Q2，在Q1 Q01时再来一个时 钟 脉 冲 CP 其 状 态 就 翻 转，故J2 K2 Q1Q0。（4）第四位触发器Q3，在Q2 Q1 Q01时，再来一个钟脉冲 CP 其状态就翻转，并在第十个CP 触发后，Q3应由 1 翻转为 0，故J3 Q2Q1Q0，K3 Q0。由此画出的逻辑电路如图7.2 所示。4.34.3 集成计数器集成计数器实际工作中,人们很少使用中、小规模触发器构成各种计数器，而是直接选用集成电路计数器产品。集成计数器的类型很多，例如有:LS/HC系列和CMOS序列的25进制异步计数器74LS90、74LS390（双 25），26 进制异步计

7、数器 74LS92，可预置同步 4 位二进制计数器 74LS161/C40161，可预置双时钟同步可逆 BCD 计数器 74LS192/C40192 等。下面介绍集成计数器74LS161。（1）集成计数器 74LS16174LS161 是 4 位二进制同步加计数器。图 7.3 是它的引脚分布图，其中 RD 是异步清零端，LD 是预置数控制端，A、B、C、D 是预置数据输入端，EP 和 ET 是计数使能（控制）端，RCO（ETQAQBQCQD）是进位输出端，它的设置为多片集成计数器的级联提供了方便。它的逻辑功能见表6.2图 7.2同步十进制加法计数器表 6.274LS161 的功能表清零RDL预

8、置LD使能EP ET时钟预置数据输入A B C D 输出QA QB QCQDL L L LHHHHLHHHL LH HA B C D RDCPABCDEPGND1234567874LS7474LS16174LS161A B CD保持保持计数16Vcc15RCO14QA13QB12QC11QD10ET9LD根据表 7.2 可知,74LS161 具有下列功能.异步清零当 RD=0 时,不管其它输入端的状(包括时钟信号CP),计数器输出将被直接置零,步清零。同步并行预置数当 RD=1，LD=0、时钟脉上升沿到达时，不管其它控制信号什么状态，A、输入端的数据将分别被 QAQD所接收。如果没有冲上升沿到

9、达，尽管 LD=0 也不能将预置数据置所以这个置数操作要与 CP 上升沿同步，且AD同时置入计数器，称为同步并行预置数。保持在 RD=LD=1 的条件下，当 ET EP=0,即态 如 何称 为 异冲 CP 的B、C、D时 钟 脉入 QAQD。的 数 据图 7.3集成计数器 74161 引脚图两 个 计数使能端中有 0 时,不管有无 CP 脉冲作用,计数器都将保持原有状态不变,停止计数，需要说明的是，当 EP=0，ET=1 时，进位输出 RCO 也保持不变。而当ET=0 时，不管 EP 状态如何，进位输出 RCO=0。计数当 RD=LD=EP=ET=1 时，随着 CP 脉冲，按 8421 码循环

10、计数。当计数状态达到 1111 时，其RCO=1 产生进位输出。4.4 用集成计数器构成任意进制计数器虽然集成计数器的种类很多，也不可能包罗任意进制的计数器，当需要用到某进制的计数器时，可以利用计数器所特定的功能外加适当的电路来构成。下面介绍两种情况的实现方法，其一是反馈清零法，其二是反馈置数法。4.4.1 反馈清零法反馈清零法用于有清零输入端的集成计数器。当计数器的清零端加低电平时，不管计数器处于状态，计数器回到全零状态。又可以重新进行计数。如图 7.4 所示。就是用反馈清零法将 74LS161构成九进制加计数器。工作原理自行分析。图 7.4用反馈清零法将 74161 接成九进制计数器4.4

11、.2 反馈置数法反馈置数法适用于具有预置数功能的集成计数器。对于具有同步预置数功能的计数器来说，在计数过程中，可以将它输出的任何一个状态通过译码，产生一个预置数控制信号反馈到预置数控制端，当下一个CP 脉冲作用后，计数器就会把预置数输入信号状态置入输出端，预置信号消失后，计数器就从被置入的状态开始重新计数。如图7.5 所示，采用反馈置数法，工作原理自行分析。5 5 实验内容实验内容5.1 测 试 中规 模 集 成 计 数 器74LS161 的逻辑功能自 拟 实验步骤以及测试中规 模 集 成 计数器74LS161的逻辑功 能 用 的 表格。图 7.5用反馈置数法构成九进制加计数器5.2 用 74LS161 构成 10 进制的加法计数器，并进行数码显示。（1）画出逻辑电路图（2）自拟实验步骤以及测试 10 进制加法计数器功能用的表格。5.3 时钟脉冲由多谐振荡器产生，并且能够在一定范围调节振荡器的频率。6 6 实验报告及思考题实验报告及思考题6.1 整理实验数据，记录实验结果。6.2 写出用 74LS161 构成 10 进制的加法计数器的分析过程以及多谐振荡器的工作过程。6.3 在实验中出现的问题进行分析。