译码器的VHDL设计.pdf

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1、3 3-8 8 译译 码码 器器 的的 V V H H D D L L 设设 计计(共共 4 4-本页仅作为文档封面，使用时请直接删除即可-内页可以根据需求调整合适字体及大小-页页)3838 译码器的译码器的 VHDLVHDL 设计设计1.实体框图2.程序设计正确的程序LIBRARY IEEE;USE DECODER38A IS PORT(A2,A1,A0,S1,S2,S3:IN STD_LOGIC;Y:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);END ENTITY DECODER38A;ARCHITECTURE ONE OF DECODER38A ISSIGNAL S

2、:STD_LOGIC_VECTOR(5 DOWNTO 0);BEGINS=A2&A1&A0&S1&S2&S3;WITH S SELECT Y=WHEN 000100,WHEN 001100,WHEN 010100,WHEN 011100,WHEN 100100,WHEN 101100,WHEN 110100,01111111 WHEN 111100,2 WHEN OTHERS;END ARCHITECTURE ONE;3.仿真波形图4.仿真波形分析当 S1 S2 S3=100 时，只有当 A2 A1 A0=111 时，Y7才输出低电平，否则为高电平，当 A2 A1 A0=110 时，Y6才输出

3、低电平，否则为高电平，当 A2 A1A0=101 时，Y5才输出低电平，否则为高电平，Y4到 Y0同理。可见该程序设计的是 3-8 译码器三、共阳极数码管七段显示译码器的三、共阳极数码管七段显示译码器的 VHDLVHDL 设计设计1.实体框图2.程序设计正确的程序3LIBRARY IEEE;USE DISPLAY_DECODER IS PORT(A3,A2,A1,A0:IN STD_LOGIC;Y:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);END ENTITY DISPLAY_DECODER;ARCHITECTURE ONE OF DISPLAY_DECODER ISSIGNAL S:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINS=A3&A2&A1&A0;WITH S SELECT Y1001，即大于 9，数码管无显示。由此可知，程序设计的是七段显示译码管。5