最新Verilogppt课件--第一讲-数字系统与FPGA设计概述.ppt

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1、第一讲第一讲 数字系统与数字系统与FPGAFPGA设计设计概述概述 西安邮电学院数字系统设计与数字系统设计与FPGA应用应用主讲教师：陈文艺西安邮电学院第一讲第一讲 数字系统与数字系统与FPGAFPGA设计设计概述概述 西安邮电学院第第一讲一讲数字系统与数字系统与FPGA设计概述设计概述内容：v数字系统概述v数字逻辑设计基础器件和概念v可编程逻辑器件概述v可编程逻辑器件中的IP核概述v数字系统设计方法vFPGA设计流程vVerilog HDL概述第一讲第一讲 数字系统与数字系统与FPGAFPGA设计设计概述概述 西安邮电学院数字系统概述数字系统概述v常见数字系统：微处理机系统、数字信号处理系统

2、、常见数字系统：微处理机系统、数字信号处理系统、数字通信系统、数字编解码和加解密电路、数字多功数字通信系统、数字编解码和加解密电路、数字多功能智能接口等。目前数字系统单片等效逻辑门总数达能智能接口等。目前数字系统单片等效逻辑门总数达到几百甚至几千万门的已较常见。到几百甚至几千万门的已较常见。存储器v数字系统的组成数字系统的组成:数字系统通常由输入电路、输出电路、控制电路、数字处理电路和存储器组成。控制电路数字处理电路输入电路输出电路第一讲第一讲 数字系统与数字系统与FPGAFPGA设计设计概述概述 西安邮电学院数字系统实现方法数字系统实现方法v通用集成电路。通用集成电路。如：如：74系列系列,

3、4000系列等，电路体积系列等，电路体积大、重量大、功耗大、可靠性低。大、重量大、功耗大、可靠性低。(70、80年代主流）年代主流）v专专用用集集成成电电路路ASIC(Application Specific IntegratedCircuits)，如如：Modem,MP3decoder等等。（90年年代代盛盛行，现在大规模产品中继续使用）行，现在大规模产品中继续使用）v可编程逻辑阵列（可编程逻辑阵列（ProgrammableLogicDevice）。）。如：如：Xilinx的的spartan系列，系列，Altera的的Cyclone系列。系列。（现在（现在逐步蚕食逐步蚕食ASIC的低端市场，

4、并将成为一种主流方法）的低端市场，并将成为一种主流方法）v通用微处理器、通用微处理器、DSP。如如8051单片机单片机、ARM32位位MCU，TMS320C5x系列系列DSP等。等。（80年代，现在仍为一种年代，现在仍为一种主流方法）主流方法）v混合使用各种器件，发挥各自的优势。（发展趋势）混合使用各种器件，发挥各自的优势。（发展趋势）第一讲第一讲 数字系统与数字系统与FPGAFPGA设计设计概述概述 西安邮电学院数字逻辑设计基础器件和概念数字逻辑设计基础器件和概念1单元与层次单元与层次v在数字逻辑设计中，一般采用基本构造模块来组成数字系统。通常将这种基本构造模块（无论简单还是复杂）称作单元（

5、cell）。v基本单元是系统的基本构成模块。通过对基本单元进行组合,可以构成较大、较复杂的A、B、C单元，而A、B、C单元进一步用于构成更大的X单元和Y单元。这种设计方式可称作层次设计方法。第一讲第一讲 数字系统与数字系统与FPGAFPGA设计设计概述概述 西安邮电学院图2-1层次设计的级别第一讲第一讲 数字系统与数字系统与FPGAFPGA设计设计概述概述 西安邮电学院2基本逻辑电路基本逻辑电路任何复杂的数字系统从原理上而言，最终都可以分解成基本的逻辑门和存储器元件。1）逻辑门逻辑门逻辑门是设计数字系统的基础。最基本的逻辑门有与门、或门、非门三种，由此导出的逻辑门有与非门、或非门、异或门等，如

6、与非门是由与门和非门结合起来的逻辑门，或非门是由或门和非门结合起来的逻辑门。在输入输出和总线设计中还常用到三态门。常用逻辑门的逻辑符号及真值表如图所示。第一讲第一讲 数字系统与数字系统与FPGAFPGA设计设计概述概述 西安邮电学院图2-2常用门的表示与门：AB00110101A B0001ABA B或门：AB00110101AB0111ABAB非门：AA0110AA与非门：AB001101011110AB或非门：AB001101011000ABA BA BBA+BA+三态门：AAS0011100B01ZZBS1第一讲第一讲 数字系统与数字系统与FPGAFPGA设计设计概述概述 西安邮电学院逻

7、辑门相关基本概念逻辑门相关基本概念v四值逻辑：逻辑值1、逻辑值0、未知值X、高阻值Z。v逻辑器件延时：0=1 上升延时，1=0 下降延时，0、1、x=Z 关断延时。惯性延时。v逻辑路径延时：逻辑器件间互连线的延时。传输延时。v逻辑器件扇出：定义逻辑器件输出连接的负载数目为扇出。如一个非门的输出连接了三个逻辑门的输入，则称该非门的扇出为3。扇出越大，负载越大，等效传输延时越大。v逻辑器件负载模型：CMOS逻辑器件的负载可等效为RC电路，负载越多，电容越大。第一讲第一讲 数字系统与数字系统与FPGAFPGA设计设计概述概述 西安邮电学院逻辑门相关基本概念逻辑门相关基本概念v组合逻辑的竞争：门电路多

8、个输入信号同时向相反的逻辑电平跳转。v组合逻辑的冒险：竞争导致逻辑输出出现不正确的尖峰信号，称为“毛刺毛刺”。组合逻辑电路中有“毛刺”出现，就说明该电路存在“冒险冒险”。IH(min)VIH(min)V第一讲第一讲 数字系统与数字系统与FPGAFPGA设计设计概述概述 西安邮电学院2）触发器触发器v我们把具有存储记忆一位二值信号功能的基本单元电路称为触发器。v根据触发器电路结构和功能的不同，可以分为RS触发器、JK触发器、D触发器、T触发器和T触发器等v在目前的数字系统同步电路设计中，一般只使用D触发器。v在异步电路设计中用到RS触发器和其它触发器。第一讲第一讲 数字系统与数字系统与FPGAF

9、PGA设计设计概述概述 西安邮电学院v(a)符号；(b)功能特点；(c)建立、保持时间v“建立时间”定义为在时钟跳变前数据必须保持稳定（无跳变）的时间。“保持时间”定义为在时钟跳变后数据必须保持稳定的时间。D触发器触发器D(t)DDQQQ(t)(Q tCLK(a)(b)011D(t)Q(tT)0Q(t T)D(t)DCLK建立时间保持时间(c)Clear第一讲第一讲 数字系统与数字系统与FPGAFPGA设计设计概述概述 西安邮电学院D触发器的亚稳态触发器的亚稳态(metastability)概念概念v当某个异步信号被送入一个同步触发器时，就可能发生亚稳态现象。如图所示，当输入D与时钟CLK1同

10、时在亚稳态时间窗内翻转时，D触发器的输出可能出现一种不是1，也不是0的不确定中间状态，并可能维持一段时间，称亚稳态。DQCLK1异步输入输出CLK1DQ亚稳态亚稳态时间窗第一讲第一讲 数字系统与数字系统与FPGAFPGA设计设计概述概述 西安邮电学院D触发器的亚稳态特性触发器的亚稳态特性v亚稳态是触发器的固有特性，不可能消除，只能尽量减小亚稳态的持续时间。一般器件供应商会提供MTBF（mean time between failures)和tMET数据供设计参考。vMTBF：两次亚稳态出现的统计平均间隔时间。vtMET：亚稳态持续的统计平均时间。v祥见AN042：ALTERA器件的亚稳态问题v

11、设计中尽量避免出现亚稳态问题，采用同步设计是目前最好的办法。在异步电路与同步电路接口处常用同步器处理，在异步电路设计中要专门处理。第一讲第一讲 数字系统与数字系统与FPGAFPGA设计设计概述概述 西安邮电学院D触发器的亚稳态参数触发器的亚稳态参数MTBF：两次亚稳态出现的统计平均间隔时间tMET：亚稳态持续的统计平均时间。常用异步信号与同步电路接口的同步器电路第一讲第一讲 数字系统与数字系统与FPGAFPGA设计设计概述概述 西安邮电学院可编程逻辑实验数字系统可编程逻辑实验数字系统第一讲第一讲 数字系统与数字系统与FPGAFPGA设计设计概述概述 西安邮电学院v当今社会是数字化社会，数字集成

12、电路应用非常广泛，其发展从电子管、晶体管、SSI、MSI、LSI、VLSI到ULSI，其规模几乎平均每18个月翻一番（摩尔定律）。vASIC是专门为某一应用领域或某一专门用户需要而设计制造的集成电路。特点：量产成本低，但开发周期长，投入大，风险大，特别是到0.18微米后，投片费大增。v可编程逻辑器件PLD（ProgrammableLogicDevice）是从可编程逻辑阵列和ASIC中发展出来的新器件。特点：开发周期短，设计修改灵活，无投片费，量产成本较高。可编程逻辑器件可编程逻辑器件的发展概况的发展概况第一讲第一讲 数字系统与数字系统与FPGAFPGA设计设计概述概述 西安邮电学院ASICAS

13、IC的分类的分类PROMEPROMEEPROMPLAPALGALFPGACPLD简单低密度PLD复杂高密度 PLD门阵列标准单元PLD半定制全定制线性阵列模拟标准单元数字ASIC模拟ASICASIC第一讲第一讲 数字系统与数字系统与FPGAFPGA设计设计概述概述 西安邮电学院标准单元标准单元ASIC第一讲第一讲 数字系统与数字系统与FPGAFPGA设计设计概述概述 西安邮电学院门阵列门阵列ASICASIC第一讲第一讲 数字系统与数字系统与FPGAFPGA设计设计概述概述 西安邮电学院可编程逻辑器件（可编程逻辑器件（PLDPLD）第一讲第一讲 数字系统与数字系统与FPGAFPGA设计设计概述概

14、述 西安邮电学院可编程门阵列可编程门阵列FPGAFPGA（Field programmable gate arrayField programmable gate array）第一讲第一讲 数字系统与数字系统与FPGAFPGA设计设计概述概述 西安邮电学院可编程逻辑器件的分类可编程逻辑器件的分类从用户可编程角度分类：PLD简单PLDPROM（可编程只读存储器，70年代）PLA（可编程逻辑阵列，70年代中）PAL（可编程阵列逻辑，70年代末）GAL（通用阵列逻辑，80年代中）复杂PLDCPLDFPGA第一讲第一讲 数字系统与数字系统与FPGAFPGA设计设计概述概述 西安邮电学院可编程逻辑器件的

15、基本结构可编程逻辑器件的基本结构1任何组合函数都可表示为任何组合函数都可表示为与与或或表达式：表达式：用两级与用两级与或电路实现或电路实现v由由“与门阵列与门阵列”和和“或门阵列或门阵列”加上输入输出电路构成加上输入输出电路构成与与门门阵阵列列或或门门阵阵列列反馈输入信号反馈输入信号互补互补输入输入乘积项乘积项和和项项输输入入电电路路输入输入信号信号输输出出电电路路输出输出函数函数第一讲第一讲 数字系统与数字系统与FPGAFPGA设计设计概述概述 西安邮电学院PROMPROM阵列结构图阵列结构图 第一讲第一讲 数字系统与数字系统与FPGAFPGA设计设计概述概述 西安邮电学院用用PROMPRO

16、M阵列实现组合逻辑电路阵列实现组合逻辑电路第一讲第一讲 数字系统与数字系统与FPGAFPGA设计设计概述概述 西安邮电学院GALGAL的阵列结构图的阵列结构图第一讲第一讲 数字系统与数字系统与FPGAFPGA设计设计概述概述 西安邮电学院GAL22V10GAL22V10的的OLMCOLMC 输出增加D触发器第一讲第一讲 数字系统与数字系统与FPGAFPGA设计设计概述概述 西安邮电学院可编程逻辑器件的基本结构可编程逻辑器件的基本结构2v查找表（查找表（LookUpTable）实际上是用静态存储器实际上是用静态存储器（SRAM）构成函数发生器。构成函数发生器。ACBD161RAM(LUT)F可一

17、实现任意可一实现任意4变量的组合电路变量的组合电路输入变量输入变量输出变量输出变量第一讲第一讲 数字系统与数字系统与FPGAFPGA设计设计概述概述 西安邮电学院v逻辑阵列块（逻辑阵列块（LABLAB）：）：LAB由16个宏单元阵列组成。v宏宏单单元元：器件的宏单元可以单独配置成时序逻辑或者组合逻辑工作方式。vI/OI/O控控制制块块：输入输出控制单元是内部信号到I/O引脚的接口部分，可控制I/O引脚单独地配置为输入、输出或双向工作方式。v可可编编程程连连线线阵阵列列（PIAPIA）：通过可编程PIA可把器件中任一信号源连接到其目的地，所有MAX7000A的专用输入、I/O引脚和宏单元输出均馈

18、送到PIA，PIA可把这些信号送到器件内的各个地方。CPLDCPLD的基本结构的基本结构（以（以MAX7000AMAX7000A为例）为例）第一讲第一讲 数字系统与数字系统与FPGAFPGA设计设计概述概述 西安邮电学院Altera的MAX7000A系列器件基本结构第一讲第一讲 数字系统与数字系统与FPGAFPGA设计设计概述概述 西安邮电学院MAX7000AMAX7000A的宏单元的宏单元 第一讲第一讲 数字系统与数字系统与FPGAFPGA设计设计概述概述 西安邮电学院MAX7000AMAX7000A的的PIAPIA结构结构 第一讲第一讲 数字系统与数字系统与FPGAFPGA设计设计概述概述

19、 西安邮电学院MAX7000AMAX7000A的的I/OI/O控制块控制块第一讲第一讲 数字系统与数字系统与FPGAFPGA设计设计概述概述 西安邮电学院vFPGA是由ASIC的门阵列（Gate Array）发展出来的。v按逻辑功能块的大小分类，FPGA可分为细粒度FPGA和粗粒度FPGA。v 细粒度FPGA的逻辑功能块较小，资源可以充分利用，但连线和开关多，速度慢。（ACTEL)v 粗粒度FPGA的逻辑功能块规模大，功能强，但资源不能充分利用。（XILINX,ALTERA)v根据编程方式，FPGA可分为一次编程型（PROM）和可重复编程型（SRAM，FLASH）两类。FPGAFPGA的的分类

20、分类第一讲第一讲 数字系统与数字系统与FPGAFPGA设计设计概述概述 西安邮电学院FPGAFPGA的基本结构的基本结构 第一讲第一讲 数字系统与数字系统与FPGAFPGA设计设计概述概述 西安邮电学院XC4000XC4000的的CLBCLB基本结构基本结构第一讲第一讲 数字系统与数字系统与FPGAFPGA设计设计概述概述 西安邮电学院XC4000XC4000的的IOBIOB基本结构基本结构第一讲第一讲 数字系统与数字系统与FPGAFPGA设计设计概述概述 西安邮电学院XC4000XC4000的单长度线和双长度线结构的单长度线和双长度线结构第一讲第一讲 数字系统与数字系统与FPGAFPGA设计

21、设计概述概述 西安邮电学院FPGA的发展趋势的发展趋势v先进的工艺先进的工艺：FPGA由于自身的特点总是采用最先进的工艺，目前Xilinx的65纳米产品已经问世。等效系统门超过1000万门，时钟超过500MHz，器件价格低廉。v嵌入处理器内核嵌入处理器内核：如Altera公司的FPGA嵌入DSPcore、ARM7处理器，提供NIOS软处理器；Xilinx公司的FPGA嵌入PowerPC450处理器，DSPBlock，MicroBlaze软处理器等。FPGA内部嵌入处理器，使FPGA具备了实现软硬件联合系统的能力，并逐步成为SOC（systemonchip)的高效设计平台。v硬核与结构化硬核与结

22、构化ASIC：如何使FPGA和ASIC扬长避短？一是在FPGA中嵌入硬核（ASIC模块）；另一个是在ASIC中嵌入部分可编程的资源，或将FPGA直接转化为ASIC，称结构化ASIC。第一讲第一讲 数字系统与数字系统与FPGAFPGA设计设计概述概述 西安邮电学院内嵌功能模块内嵌功能模块l全局时钟、复位线l内嵌静态存储器lPLLl乘法器lMCUl专用IO第一讲第一讲 数字系统与数字系统与FPGAFPGA设计设计概述概述 西安邮电学院数字系统设计方法数字系统设计方法v自顶向下（TopDown）设计方法：是一种概念驱动的设计法。该方法要求在整个设计过程中尽量运用行为描述去定义设计对象，而不要过早考虑

23、实现设计对象的具体电路、元器件和工艺，以便抓住主要矛盾，避开具体细节。只有当整个设计在行为上得到验证与优化后，才考虑具体实现问题。v自底向上（BottomUp）设计方法：与自顶向下设计正好相反，首先要根据系统的设计要求，从现有可用的元件中选择合适的元件，设计成一个个部件，当一个部件不能直接实现系统的某个功能时，需要由多个部件组合去实现，直到满足系统全部要求为止。第一讲第一讲 数字系统与数字系统与FPGAFPGA设计设计概述概述 西安邮电学院自顶向下（自顶向下（TopDown）设计方法设计方法制定系统设计规范，系统级设计，划分模块，建立系统行为模型（c语言、matlab、systemC等），并进

24、行系统功能仿真。完成模块设计和仿真（HDL语言），模块互联，并进行系统功能仿真。电路综合产生门级电路，物理实现，系统测试。特点：特点：v整个设计在系统级和模块级上都进行功能仿真，系统级的问题在系统级解决，模块级问题在模块级解决。系统的复杂性得到有效控制，便于系统优化。v设计的主要工作与具体物理实现无关，便于移植到不同的工艺和制造商实现。v由于是整体设计，不便于设计重用。第一讲第一讲 数字系统与数字系统与FPGAFPGA设计设计概述概述 西安邮电学院自底向上（自底向上（BottomUp）设计方法设计方法制定系统设计规范，系统级设计，划分模块。从现有可用的元件中选择合适的元件。由选择的元件构成一个

25、个部件。当一个部件不能直接实现系统的某个功能时，需要由多个部件组合去实现。由所有部件组成满足要求的系统特点：v可以继承使用经过验证的、成熟的器件或部件，从而实现设计的重用。v不足是设计人员的设计受限于现成可用的元件，不能实现系统的优化设计。第一讲第一讲 数字系统与数字系统与FPGAFPGA设计设计概述概述 西安邮电学院混合设计（混合设计（TD&BU)方法方法v近代的数字系统设计中，为实现设计的重用，提高设计效率和质量，通常采用以自顶向下设计方法为主导，结合使用自底向上设计方法的混合设计方法。这种设计方法既能保证实现系统优化的、清晰易懂和便于移植的设计，又可重用已有的设计，减少重复设计。v上述数

26、字系统的设计方法，从方法学上与大型软件的设计方法是一致的。在学习硬件设计的方法时，不妨与软件设计方法相对照，发现相似和不同点，从而加深对设计方法的理解。第一讲第一讲 数字系统与数字系统与FPGAFPGA设计设计概述概述 西安邮电学院现代数字系统设计的综合、仿真与设计验证方法现代数字系统设计的综合、仿真与设计验证方法设计的行为描述逻辑综合工具设计的门级描述测试激励信号发生器设计确认仿真测试平台响应比较器可综合HDL描述物理实现延时文件设计确认物理实现工具第一讲第一讲 数字系统与数字系统与FPGAFPGA设计设计概述概述 西安邮电学院可编程逻辑器件设计流程可编程逻辑器件设计流程 设计准备设计输入

27、原理图 硬件描述语言 波形图设计处理 优化、综合 适配、分割 布局、布线器件编程器件测试时序仿真功能仿真第一讲第一讲 数字系统与数字系统与FPGAFPGA设计设计概述概述 西安邮电学院1.设计准备设计准备在PLD系统设计之前，首先要完成方案论证、系统设计和器件选择等准备工作。设计人员根据任务要求，如系统的功能和复杂度，对工作速度和器件本身的资源、成本及连线的可布性等方面进行权衡，选择合适的设计方案和合适的器件类型。2.设计输入设计输入设计人员将所设计的系统或电路以EDA软件要求的某种形式表示出来，并送入计算机的过程称为设计输入。设计输入通常有以下几种形式。第一讲第一讲 数字系统与数字系统与FP

28、GAFPGA设计设计概述概述 西安邮电学院1)原理图输入方式原理图输入方式v原理图输入方式是一种最直接的设计描述方式，要设计什么，就从软件系统提供的元件库中调出来，画出原理图。v这种方式要求设计人员有丰富的电路知识及对PLD的结构比较熟悉。v主要优点是电路熟悉便于信号的观察和电路的调整；v缺点是效率低，特别是产品有所改动，需要选用另外一个公司的PLD器件时，就需要重新输入原理图。第一讲第一讲 数字系统与数字系统与FPGAFPGA设计设计概述概述 西安邮电学院采用原理图设计三人表决器采用原理图设计三人表决器逻辑方程：L2=SW1SW2+SW1SW3+SW2SW3;L1=L2;第一讲第一讲 数字系

29、统与数字系统与FPGAFPGA设计设计概述概述 西安邮电学院2)硬件描述语言输入方式硬件描述语言输入方式v硬件描述语言是用文本方式描述设计，它分为特殊硬件描述语言和标准HDL描述语言。v标准HDL描述语言是目前常用的高层硬件描述语言，主要有VHDL和VerilogHDL两个IEEE标准。其突出优点有：语言与工艺的无关性，用不着对底层的电路和PLD结构的熟悉，可以使设计人员在系统设计、逻辑验证阶段便确立方案的可行性。vHDL描述语言具有分级描述能力。可以从晶体管级、门级、行为级和系统级对数字电路进行完整的描述。HDL语言实现了数字电路在不同层次上描叙的统一。第一讲第一讲 数字系统与数字系统与FP

30、GAFPGA设计设计概述概述 西安邮电学院采用采用VerilogHDLVerilogHDL设计三人表决器设计三人表决器modulemajority_voter(SW1,SW2,SW3,L1,L2);outputL1,L2;inputSW1,SW2,SW3;wireSW12,SW23,SW13;assignSW12=SW1&SW2;assignSW23=SW2&SW3;assignSW13=SW1&SW3;assignL2=SW12|SW23|SW13;assignL1=L2;endmodule第一讲第一讲 数字系统与数字系统与FPGAFPGA设计设计概述概述 西安邮电学院3.功能仿真功能仿真v

31、功能仿真也叫前仿真。设计的电路必须在编译之前进行逻辑功能验证，此时的仿真没有延时信息，对于初步的功能检测非常方便。v仿真前要先利用波形编辑器和硬件描述语言等建立波形文件和测试向量（即将所关心的输入信号组合成序列），v仿真结果将会生成报告文件和输出信号波形，从中便可以观察到各个节点的信号变化。如果发现错误，则返回设计输入中修改逻辑设计。第一讲第一讲 数字系统与数字系统与FPGAFPGA设计设计概述概述 西安邮电学院三人表决器功能仿真波形三人表决器功能仿真波形输出信号无延时第一讲第一讲 数字系统与数字系统与FPGAFPGA设计设计概述概述 西安邮电学院4.设计处理设计处理设计处理是器件设计中的核心

32、环节。在设计处理过程中，编译软件将对设计输入文件进行：v语法检查和设计规则检查。v逻辑优化、综合。化简所有的逻辑，使设计所占用的资源最少。综合的目的是将HDL设计转换为基本逻辑门电路网表文件。v适配和分割：将设计分割为多个便于识别的逻辑小块形式映射到器件相应的宏单元中。v布局和布线：以最优的方式对逻辑元件布局，并准确地实现元件间的互连。第一讲第一讲 数字系统与数字系统与FPGAFPGA设计设计概述概述 西安邮电学院综合综合HDL描述转换引擎2级逻辑功能优化后逻辑工艺实现网表工艺库优化引擎映射引擎v逻辑综合是由一个逻辑电路的HDL描述转换到一个电路结构描述的过程，最终得到一个由基本逻辑电路构成的

33、结构化网表。第一讲第一讲 数字系统与数字系统与FPGAFPGA设计设计概述概述 西安邮电学院采用采用VerilogHDLVerilogHDL设计三人表决器综合结果设计三人表决器综合结果综合优化后逻辑电路适配和分割后FPGA工艺实现网表电路第一讲第一讲 数字系统与数字系统与FPGAFPGA设计设计概述概述 西安邮电学院布局与布线布局与布线v布局：是将工艺实现网表电路排放在硅片的合适位置上。v布线：是连接工艺实现网表电路间的互连线。用Altera公司的FPGA器件EP1C3实现三人表决器，用到2910个LE中的1个。输入输出第一讲第一讲 数字系统与数字系统与FPGAFPGA设计设计概述概述 西安邮

34、电学院5.时序仿真时序仿真v时序仿真又称后仿真或延时仿真。v由于不同器件的内部延时不一样，不同的布局布线方案也给连线延时造成不同的影响，因此在设计处理以后，对系统和各模块进行时序仿真。v时序仿真分析实现电路的时序关系，估计设计的性能，以及检查和消除竞争冒险、触发器建立保持时间等问题。v时序仿真是与实际器件工作情况基本相同的仿真。第一讲第一讲 数字系统与数字系统与FPGAFPGA设计设计概述概述 西安邮电学院三人表决器时序仿真波形三人表决器时序仿真波形输出信号延时第一讲第一讲 数字系统与数字系统与FPGAFPGA设计设计概述概述 西安邮电学院6.器件器件编程测试编程测试v布局布线完成后，软件就可

35、产生供器件编程使用的数据文件，然后可通过PC接口将编程数据下载到对应的具体可编程器件中去。v器件编程使用的数据文件也可以存在PROM或FLASH存储器中，在系统上电时由FPGA主动将编程数据加载到可编程器件中去。v编程数据加载到可编程器件中后，可进行相关测试。第一讲第一讲 数字系统与数字系统与FPGAFPGA设计设计概述概述 西安邮电学院FPGA/CPLD 设计设计软件软件vxilinx 的Foundation、ISE.Altera 的MAX+plus2,Quartus。vVHDL/Verilog 的仿真器，如Mentor 的ModelSim，Cadence的Verilog-XL，NC-Ver

36、ilog，Synopsys的VCS，Aldec 的Active-HDL。vFPGA/CPLD 设计的HDL 综合器为：Synopsys 公司的FPGA Compiler、FPGA Express；Synplicity 公司的Synplify Pro 综合器；Mentor 子公司Exemplar Logic 的Leonardo Spectrum 综合器；第一讲第一讲 数字系统与数字系统与FPGAFPGA设计设计概述概述 西安邮电学院硬件描述语言硬件描述语言历史历史vVHDL于1980年开始在美国国防部的指导下开发，完成于1983年，并于1987年成为IEEE的标准。当初开发这种语言，是出于美国国

37、防部采购电子设备的需要。v通过VHDL，供应商要把自己生产的集成电路芯片的行为描述出来。如果有必要让其他厂商生产代用品，他们只需照着VHDL文档，设计出行为与其相同的芯片。vVerilog HDL是由Gateway Design Automation公司大约在1983年左右开发的。其架构同VHDL相似，主要被用来进行硬件仿真。由于是由公司内工程师开发的，更注重实用性，Verilog要比VHDL简洁得多。vVerilog HDL 于1995年成为IEEE标准，称IEEE Std 13641995。第一讲第一讲 数字系统与数字系统与FPGAFPGA设计设计概述概述 西安邮电学院HDLHDL不是硬件

38、设计语言不是硬件设计语言 vVHDL和Verilog最初都不是为了设计硬件而开发的，当初制订HDL语言标准的时候，并没有考虑这些代码如何用硬件来实现。因此，有些代码写起来简单，实现起来却可能非常复杂，或者就不可能实现。vHDL是Hardware Description Language的缩写，正式中文名称是“硬件描述语言”。也就是说，HDL并不是“硬件设计语言(Hardware Design Language)”。v明确VHDL和Veriglog并非是硬件设计语言，就理解不能随心所欲地写仅仅符合语法的HDL代码来设计硬件电路。设计硬件电路的HDL必须满足可综合条件。第一讲第一讲 数字系统与数字

39、系统与FPGAFPGA设计设计概述概述 西安邮电学院为什么要用硬件描述语言来设计为什么要用硬件描述语言来设计？使用HDL语言设计具有如下优点：v能形式化地抽象表示电路的结构和行为，便于人和计算机理解；v支持逻辑设计中不同层次和领域的描述；v可以借用类似计算机软件高级语言的方法简化电路的描述；v具有电路仿真与验证机制以保证设计的正确性；v支持电路描述由高层到低层的综合转换；v硬件描述与实现工艺无关；v便于文档管理，易于理解和设计重用。第一讲第一讲 数字系统与数字系统与FPGAFPGA设计设计概述概述 西安邮电学院VHDL与与VerilogHDL比较比较相对相对VHDL，VerilogHDL特点：

40、特点：v较多的第三方工具的支持v语法结构比VHDL简单v学习起来比VHDL容易v仿真工具使用简便v测试激励模块容易编写第一讲第一讲 数字系统与数字系统与FPGAFPGA设计设计概述概述 西安邮电学院VerilogHDLVerilogHDL与与VHDLVHDL建模能力的比较建模能力的比较VHDLVITAL 系统级算法级寄存器传输级 逻辑门级开关电路级行为级 的抽象 VerilogHDL 与 VHDL 建 模 能 力 的 比 较Verilog第一讲第一讲 数字系统与数字系统与FPGAFPGA设计设计概述概述 西安邮电学院VerilogHDL特点特点1vVerilog HDL是一种用于数字逻辑电路描

41、述的语言，主要用于逻辑电路的建模、仿真和设计。v用Verilog HDL描述的电路设计就是该电路的 Verilog HDL模型。vVerilog HDL 既是一种行为描述的语言也是一种结构描述的语言。既可以用电路的功能描述也可以用元器件和它们之间的连接来建立所设计电路的Verilog HDL模型。vVerilog模型可以是实际电路的不同级别的抽象。这些抽象的级别和它们对应的模型类型共有以下五种第一讲第一讲 数字系统与数字系统与FPGAFPGA设计设计概述概述 西安邮电学院VerilogHDL特点特点2v系统级(system):用高级语言结构实现设计模块行为的模型。（主要用于仿真）v算法级(al

42、gorithmic):用高级语言结构实现设计算法行为的模型。（部分可综合）vRTL级(Register Transfer Level):描述数据在寄存器之间流动和处理这些数据行为的模型。（可综合）v门级(gate-level):描述逻辑门以及逻辑门之间连接的模型。v开关级(switch-level):描述器件中三极管和存储器件以及它们之间连接的模型。vVerilog 语言的这种多抽象级别的描述能力，使我们可以在数字系统设计的各个阶段都使用同一种语言。第一讲第一讲 数字系统与数字系统与FPGAFPGA设计设计概述概述 西安邮电学院参考书参考书vVerilogHDL数字设计与综合，电子工业出版社，

43、美SamirPalnitkar著，夏宇闻等译。vVerilogHDL硬件描述语言，机械工业出版社，美J.Bhasker著，徐振林等译。第一讲第一讲 数字系统与数字系统与FPGAFPGA设计设计概述概述 西安邮电学院VerilogVerilog H HDLDL入门入门目的目的:v通过简单的例子了解通过简单的例子了解VerilogVerilog模块的基本构成模块的基本构成v了解了解VerilogVerilog模块的组成要素模块的组成要素v了解了解VerilogVerilog模块的仿真测试模块的仿真测试第一讲第一讲 数字系统与数字系统与FPGAFPGA设计设计概述概述 西安邮电学院简单的简单的 Ve

44、rilogVerilog HDL HDL 模块模块1 1v下面先介绍几个简单的Verilog HDL程序,然后从中分析Verilog HDL程序的特性。例1.1:module adder(count,sum,a,b,cin);input 2:0 a,b;input cin;output count;output 2:0 sum;assign count,sum=a+b+cin;endmodule 这个例子描述了一个三位的加法器。从例子中可以看出整个Verilog HDL程序是嵌套在 module 和 endmodule 声明语句里的。模块名第一讲第一讲 数字系统与数字系统与FPGAFPGA设计

45、设计概述概述 西安邮电学院简单的简单的 VerilogVerilog HDL HDL 模块模块2 2例1.2：module compare(equal,a,b);output equal;/声明输出信号equal input 1:0 a,b;/声明输入信号a,b assign equal=（a=b）？1：0;/*如果两个输入信号相等,输出为1。否则为0*/endmodule这 个 程 序 描 述 了 一 个 比 较 器.在 这 个 程 序 中,/*.*/和/.表示注释部分,注释只是为了方便程序员理解程序,对编译是不起作用的。模块的输入输出端口名逻辑功能的数据流描述第一讲第一讲 数字系统与数字系

46、统与FPGAFPGA设计设计概述概述 西安邮电学院简单的简单的 VerilogVerilog HDL HDL 模块模块3 3例例1.31.3：modulemumodulemux2x2(out,out,a,b,a,b,sl sl););inputinputa,b,sla,b,sl;outputoutputoutout;notu1notu1（ns1ns1，sl sl）；）；and#1u2and#1u2（selasela，a a，nslnsl）；）；and#1u3and#1u3（selbselb，b b，sl sl）；）；or#2u4or#2u4（outout，selasela，selbselb）；

47、）；endmoduleendmodule例中not、and、or是verilog内建逻辑门器件。逻辑功能的门级结构描述abslselbselansl第一讲第一讲 数字系统与数字系统与FPGAFPGA设计设计概述概述 西安邮电学院简单的简单的 VerilogVerilog HDL HDL 模块模块4 4例例2.1.42.1.4：module trist1(out,in,enable);output out;input in,enable;mytri tri_inst(out,in,enable);endmodule module mytri(out,in,enable);output out;r

48、eg out;input in,enable;always(in or enable)if(enable)out=in;else out=1bz;endmodule子模块。通过这种结构性模块构造可构成大型模块。上层模块三态门逻辑功能的行为描述。第一讲第一讲 数字系统与数字系统与FPGAFPGA设计设计概述概述 西安邮电学院VerilogVerilog HDL HDL 简单模块小结简单模块小结通过上面的例子可以看到通过上面的例子可以看到:vVerilog HDL程序是由模块构成的，模块是可以进行层次嵌套。v每个模块要进行端口定义,并说明输入输出口,然后对模块的功能进行逻辑描述。v逻辑描述方法有：

49、门级结构描述、数据流描述、行为描述。vVerilog HDL程序的书写格式自由,一行可以写几个语句,一个语句也可以分写多行。v除了endmodule语句外,每个语句和数据定义的最后必须有分号。v可以用/*.*/和/.对Verilog HDL程序的任何部分作注释。一个好的,有使用价值的源程序都应当加上必要的注释,以增强程序的可读性和可维护性。第一讲第一讲 数字系统与数字系统与FPGAFPGA设计设计概述概述 西安邮电学院模块的模块的结构结构vVerilog 的基本设计单元是“模块”(block)。每个模块包括五个主要部分：模块定义、端口说明、数据声明、电路功能描述和时序特性。module mod

50、ule_name(port_list);/模块定义 port declarations /端口说明 data type declarations /数据说明 circuit functionality /电路功能描述 timing specifications /时序特性（仿真）endmodule第一讲第一讲 数字系统与数字系统与FPGAFPGA设计设计概述概述 西安邮电学院模块的组成要素模块的组成要素模块定义module（portlist）时序特性timigspecifications端口说明Portdeclarations输入input双向inout输出output数据类型说明Dataty