第7章-存储器、复杂可编程器件和现场可编程门阵列.ppt

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1、兰州财经大学电子工程系第第7 7章章 存储器、复杂可编程器件和现场可存储器、复杂可编程器件和现场可编程门阵列编程门阵列7.1 概述7.2 只读存储器7.3 随机存取存储器7.4 复杂可编程逻辑器件7.5现场可编程门阵列兰州财经大学电子工程系1.掌握半导体存储器字、位、存储容量、地址等基本概念；2.理解半导体存储器芯片的关键引脚的意义，掌握半导体存储器的典型应用；3.掌握半导体存储器的扩展方法；4.了解存储器的组成及工作原理；5.了解CPLD和FPGA的基本结构及实现逻辑功能的原理。教学要求教学要求兰州财经大学电子工程系7.1 概述概述7.1.1 半导体存储器的特点及分类p按制造工艺的不同可把存

2、储器分成TTL型和MOS型存储器两大类。lTTL型速度快，常用作计算机的高速缓冲存储器。lMOS型具有工艺简单、集成度高、功耗低、成本低等特点，常用作计算机的大容量内存储器。兰州财经大学电子工程系p按内部信息的存取方式，可分为随机存储器（RAM）和只读存储器（ROM）。l随机存储器正常工作时可以随时写入或读出信息，但断电后器件中的信息也随之消失，为易失性存储器。l只读存储器工作时只能读出信息，不能写入，断电后器件中的信息不会丢失，为非易失性存储器。7.1.1 7.1.1 半导体存储器的特点及分类半导体存储器的特点及分类兰州财经大学电子工程系p 按存储原理分为静态存储器和动态存储器两种。l静态存

3、储器是以触发器为基本单元来存储0和1的，在不失电的情况下，触发器状态不会改变。l动态存储器是用电容存储电荷的效应来存储二值信号的。电容漏电会导致信息丢失，因此要求定时对电容进行充电或放电。7.1.1 7.1.1 半导体存储器的特点及分类半导体存储器的特点及分类兰州财经大学电子工程系 1.存储容量 存储容量：表示存储器存放二进制信息的多少。二值信息以字的形式出现。一个字包含若干位。一个字的位数称做字长。通常，用存储器的存储单元个数表示存储器的存储容量，即存储容量表示存储器存放二进制信息的多少。存储容量应表示为字数乘以位数。选中哪些存储单元，由地址译码器的输出来决定。即由地址码来决定。地址码的位数

4、n与字数之间存在2n=字数的关系。如果某存储器有10个地址输入端，那它就能存210=1024个字。7.1.2 半导体存储器的技术指标兰州财经大学电子工程系 2.存取周期 存取周期：存储器的性能取决于存储器的存取速率。存储器的存取速度用存取周期或读写周期来表征。把连续两次读（写）操作间隔的最短时间称为存取周期。对存储器读（写）操作后，其内部电路还有一段恢复时间才能进行下一次读写操作。存取周期取决于存储介质的物理特性，也取决于所使用的读出机构的类型。兰州财经大学电子工程系只读存储器是一种组合电路，当信息被加工时或被编程时，认为信息是存储在ROM中。它是存储固定信息的存储器，预先把信息写入到存储器中

5、，在操作过程中，只能读出信息，不能写入。其特点是电路结构简单，电路形式和规格比较统一，在操作过程中只能读出信息不能写入。通常用其存放固定的数据和程序，如计算机系统的引导程序、监控程序、函数表、字符等。只 读 存 储 器 为 非 易 失 性 存 储 器(nonvolatile memory)，去掉电源，所存信息不会丢失。7.2 只读存储器兰州财经大学电子工程系分分 类类u ROM按存储内容的写入方式，可分为l 固定ROMl 可编程序只读存储器(Programmable Read Only Memory，简称PROM)l 可 擦 除 可 编 程 序 只 读 存 储 器(Erasable Progr

6、ammable Read Only Memory，简称EPROM)。兰州财经大学电子工程系7.2.1 固定只读存储器（ROM）固定ROM，在制造时根据特定的要求做成固定的存储内容，出厂后，用户无法更改，只能读出。有TTL型和MOS型ROM两种。兰州财经大学电子工程系ROM由地址译码器、存储矩阵、输出和控制电路组成，如图7-1所示。图7-1 ROM结构图7.2.1 固定只读存储器（ROM）兰州财经大学电子工程系图7-2（a）是一个44位的NMOS固定ROM。图图7-2（a）NMOS固定固定ROM存存储储矩矩阵阵输出电输出电路路地址译码地址译码字线字线位线位线7.2.1 固定只读存储器（ROM）兰

7、州财经大学电子工程系图7-2（b）是ROM的点阵图。D3D2D1D0W3W2W1W0图图7-2（b）ROM的符号矩阵的符号矩阵表表6-1 ROM中的信息表中的信息表 地地 址址 内内 容容A1 A0D3D2D1D00 00 11 01 10101101101011100存储矩阵的输出和输入是或的关系，这种存储矩阵存储矩阵的输出和输入是或的关系，这种存储矩阵是或矩阵。是或矩阵。地址译码器的输出和输入是与的关系，因此地址译码器的输出和输入是与的关系，因此ROM是一个多输入变量（地址）和多输出变量（数据）是一个多输入变量（地址）和多输出变量（数据）的与或逻辑阵列。的与或逻辑阵列。位线与字线之间逻辑关

8、系为：位线与字线之间逻辑关系为：D0=W0+W1 D1=W1+W3 D2=W0+W2+W3 D3=W1+W37.2.1 固定只读存储器（ROM）兰州财经大学电子工程系用用ROM可以实现逻辑函数式：可以实现逻辑函数式：ROM的存储矩阵由与阵列和或阵列组成。的存储矩阵由与阵列和或阵列组成。与与阵阵列列的的输输入入为为地地址址码码，输输出出为为地地址址译译码码器器的的输输出，包含了全部输入变量的最小项。出，包含了全部输入变量的最小项。或阵列的输出（数据输出）为最小项之和。或阵列的输出（数据输出）为最小项之和。这这样样，用用具具有有2n个个译译码码输输出出和和m位位数数据据输输出出的的ROM，可可以以

9、得得到到一一组组最最多多为为m个个输输出出的的n个个变变量量的逻辑函数。的逻辑函数。兰州财经大学电子工程系7.2.2 可编程只读存储器(PROM)PROM的存储内容可以由使用者编制写入，但只能写入一次，一经写入就不能再更改。PROM和ROM的区别在于ROM由厂家编程，而PROM由用户编程。出厂时PROM的内容全是1或全是0，使用时，用户可以根据需要编好代码，写入PROM中。兰州财经大学电子工程系图7-3为一种PROM的结构图，存储矩阵的存储单元由双极型三极管和熔断丝组成。7.2.2 可编程只读存储器(PROM)图图7-3 32字字8位熔断丝结构位熔断丝结构PROM兰州财经大学电子工程系地地址址

10、译译码码器器输输出出线线为为高高电电平平有有效效，32根根字字线线分分别别接接32行行的的多多发发射射极极晶晶体体管管的的基基极极，地地址址译译码码受受片片选选信信号号 控控制制，当当 =0时时，选选中中该该芯芯片片能能够够工工作作，输输入入地地址址有有效效，译译码码输输出出线线中中某某一一根根为为高高电电平平，选选中中一一个个地地址址。当当 =1时时，译译码码输输出出全全部部为为低电平，此片存储单元不能工作。低电平，此片存储单元不能工作。读读写写控控制制电电路路供供读读出出和和写写入入之之用用。在在写写入入时时，VCC接接12V电电源源，某某位位写写入入1时时，该该数数据据线线为为1，写写入

11、入回回路路中中的的稳稳压压管管DW击击穿穿，T2导导通通，选选中中单单元元的的熔熔丝丝通通过过足足够够大大的的电电流流而而烧烧断断；若若输输入入数数据据为为0，写写入入电电路路中中相相应应的的T2管管不不导导通通，该该位位对对应应的的熔熔丝丝仍仍为为连连通通状状态态，存存储储的的0信信息息不不变变。读读出出时时，VCC接接+5V电电源源，低低于于稳稳压压管管的的击击穿穿电电压压，所所有有T2都都截截止止，如如被被选选中中的的某某位位熔熔丝丝是是连连通通的的，则则读读出出管管T1导导通通，输输出出为为0；如如果果熔熔丝是断开的，丝是断开的，T1截止，读出截止，读出1信号。信号。兰州财经大学电子工

12、程系PROM只能写一次的原因是熔丝断了，不能再接通。EPROM的存储内容可以改变，但EPROM所存内容的擦除或改写，需要专门的擦抹器和编程器实现。在工作时，也只能读出。7.2.3 可擦除可编程只读存储器兰州财经大学电子工程系可擦除可编程存储器又可以分为：光可擦除可编程存储器UVEPROM(UltraViolet Erasable Programmable ReadOnly Memory)电 可 擦 除 可 编 程 存 储 器 E2PROM(Electrical Erasable Programmable ReadOnly Memory)快闪存储器(Flash Memory)兰州财经大学电子工程

13、系1.光可擦除可编程存储器（光可擦除可编程存储器（EPROM）光光可可擦擦除除可可编编程程存存储储器器EPROM是是采采用用浮浮栅栅技技术术生生产产的的可可编编程程存存储储器器。EPROM可可以以根根据据用用户户要要求求写写入入信信息息，从从而而长长期期使使用用。当当不不需需要要原原有有信信息息时时，也也可可以以擦擦除除后后重重写写。若若要要擦擦除除所所写写入入的的内内容容，可可用用EPROM擦擦除除器器产产生生的的强强紫紫外外线线，对对EPROM照照射射1520分分钟钟左左右右，使使全全部部存存储储单单元元恢恢复复“1”，以以便便用户重新编写。用户重新编写。兰州财经大学电子工程系E2PROM

14、是目前使用最广泛的一种只读存储器，被称为电擦除可编程只读存储器，有时也写作EEPROM。其主要特点是能在应用系统中进行在线改写，并能在断电的情况下保存数据而不需要保护电源。特别是+5V的电擦除E2PROM，通常不需要单独的擦除操作，可在写入过程中自动擦除，使用非常方便。可在写入过程中自动擦除，使用非常方便。2.2.电可擦除可编程存储器（电可擦除可编程存储器（E2PROM）兰州财经大学电子工程系闪速存储器又称为快速擦写存储器或快闪存储器，由Intel公司首先发明，是近年来较为流行的一种半导体器件。它在断电的情况下可以保留信息，在不加电的情况下，信息可以保存10年，可以在线进行擦除和改写。闪速存储

15、器是在E2PROM上发展起来的，属于E2PROM类型，其编程方法和E2PROM类似，但闪速存储器不能按字节擦除。3.3.快闪存储器（快闪存储器（Flash MemoryFlash Memory）兰州财经大学电子工程系数学运算是数控装置和数字系统中需要经常进行的操作，如果事先将要用到的基本函数变量在一定范围内的取值和相应的函数取值列成表格，写入只读存储器中，则在需要时只要给出规定“地址”就可以快速地得到相应的函数值。这种ROM，实际上已经成为函数运算表电路。7.2.4 ROM应用举例1作函数运算表电路作函数运算表电路兰州财经大学电子工程系试用ROM设计一个能实现函数y=x2的运算表电路，x的取值

16、范围为015的正整数。解：因为自变量x的取值范围为015的正整数，所以应用4位二进制正整数，用B=B3B2B1B0表示，而 y的最大值是225，可以用8位二进制数Y=Y7Y6Y5Y4Y3Y2Y1Y0表示。根据y=x2的关系可列出Y7、Y6、Y5、Y4、Y3、Y2、Y1、Y0与B3、B2、B1、B0之间的关系如表6-2所示。7.2.4 ROM应用举例1作函数运算表电路作函数运算表电路兰州财经大学电子工程系表7-2 例7-1的真值表兰州财经大学电子工程系兰州财经大学电子工程系例7-1兰州财经大学电子工程系2实现任意组合逻辑函数从ROM的逻辑结构示意图可知，只读存储器的基本部分是与门阵列和或门阵列，

17、与门阵列实现对输入变量的译码，产生变量的全部最小项，或门阵列完成有关最小项的或运算，因此从理论上讲，利用ROM可以实现任何组合逻辑函数。【例7-2】试用ROM实现下列函数：兰州财经大学电子工程系解：（1）写出各函数的标准与或表达式按A、B、C、D顺序排列变量，将、扩展成为四变量逻辑函数。兰州财经大学电子工程系2）选用164位ROM，画存储矩阵连线图，如图7-5所示。兰州财经大学电子工程系3ROM容量的扩展（1）字长的扩展如图7-6所示是将两片2764扩展成16k16位EPROM的连线图。兰州财经大学电子工程系如图7-7所示是将8片2764扩展成64k8位EPROM。（2）字数扩展兰州财经大学电

18、子工程系7.3 随机存取存储器RAM的的存存储储矩矩阵阵由由许许多多存存储储单单元元构构成成，每每个个存存储储单单元元存存放放一一位位二二进进制制码码，“0”或或“1”。与与ROM 存存储储单单元元不不同同的的是是，RAM存存储储单单元元的的数数据据不不是是预预先先固固定定的的，而而是是由由外外部部信信息息决决定定的的。要要存存储储这这些些信信息息，RAM存存储储单单元元必必须须由由具具有有记记忆功能的电路，如触发器等电路构成。忆功能的电路，如触发器等电路构成。随随机机存存取取存存储储器器RAM(Random Access Memory)可可随随时时从从任一指定地址存入任一指定地址存入(写入写

19、入)或取出或取出(读出读出)信息。信息。在计算机中，在计算机中，RAM用作内存储器和高速缓冲存储器。用作内存储器和高速缓冲存储器。RAM分分为为静静态态SRAM和和动动态态DRAM；静静态态RAM又又分分为为双双极型和极型和MOS型。型。兰州财经大学电子工程系静静态态RAM(Static RAM，SRAM)一一旦旦将将1个个字字写写入入某某个个存存储储位位置置中中，只只要要不不断断电电，其其存存储储内内容容保保持持不不变变，除除非非该该存存储储位位置置被被重重新新写写入信息。入信息。动动态态RAM(Dynamic RAM，DRAM)，必必须须对对存存储储的的数数据据进进行行读读出出和和重重写写

20、操操作作来来周周期期地地刷新，否则存储器中的数据将会消失。刷新，否则存储器中的数据将会消失。7.3 随机存取存储器兰州财经大学电子工程系大大多多数数RAM在在断断电电后后，所所存存储储的的数数据据会会消消失，是易失性存储器失，是易失性存储器(volatile memory)。一一些些RAM在在断断电电后后仍仍能能保保持持存存储储的的数数据据不不变变，如如老老式式的的磁磁芯芯存存储储器器和和现现代代的的CMOS静静态态RAM。CMOS静静态态RAM含含有有一一个个寿寿命命为为10年的锂电池。年的锂电池。近近 年年 来来，出出 现现 了了 非非 易易 失失 性性 铁铁 电电 RAM(ferroel

21、ectric RAM)，这这些些器器件件将将磁磁元元件件和和电电元元件件组组合合在在单单个个IC芯芯片片上上，断断电电后后，保保持持状态不变。状态不变。7.3 随机存取存储器兰州财经大学电子工程系 SRAM结构和工作原理结构和工作原理 SRAM由由存存储储矩矩阵阵、地地址址译译码码器器和和读读/写写控控制制电电路路三三部部分分电电路路组组成成，其其结结构构框框图图如如图图所所示示。在在SRAM中中，存存储储矩矩阵阵由由许许多多存存储储单单元元构构成成，这这些些存存储储单单元元按按行行、列列有有规规律律排排列列，构构成成阵阵列列。在在存存储储矩矩阵阵中中，每每个个存存储储单单元元能能存存储储1位

22、位二二值值数数据据信信息息(1或或0)，在在地地址址译译码码器器和和读读/写写控控制制电电路路的的控控制制下下，既既可可以以向向存存储储单单元元写写入入1或或0，又又可可以以将将存储单元中的数据读出。存储单元中的数据读出。SRAM的结构框图的结构框图 7.3.1 静态静态RAM 兰州财经大学电子工程系 SRAM结构和工作原理结构和工作原理 地地址址译译码码器器分分成成行行地地址址译译码码器器和和列列地地址址译译码码器器两两部部分分。行行地地址址译译码码器器将将输输入入地地址址代代码码的的若若干干位位译译成成某某一一条条字字线线的的输输出出高高、低低电电平平信信号号，从从存存储储矩矩阵阵中中选选

23、中中一一行行存存储储单单元元；列列地地址址译译码码器器将将输输入入地地址址代代码码的的其其余余几几位位译译成成某某一一条条输输出出线线上上的的高高、低低电电平平信信号号，从从字字线线选选中中的的一一行行存存储储单单元元中中再再选选1位位（或或几几位位），使使这这些些被被选选中中的的单单元元在在读读/写写控控制制电电路路的的控控制制下下与与输输入入/输出端接通，实现对这些单元的读或写操作。输出端接通，实现对这些单元的读或写操作。兰州财经大学电子工程系 SRAM结构和工作原理结构和工作原理 u读读/写写控控制制电电路路用用于于对对存存储储单单元元的的读读/写写操操作作进进行行控控制制。当当读读/写

24、写控控制制信信号号R/W=1时时，执执行行读读操操作作，将将存存储储单单元元里里的的数数据据送送到到输输入入/输输出出端端。当当读读/写写控控制制信信号号R/W=0时时，执执行行写写操操作作，将将输入输入/输出端上的数据写入到存储单元中。输出端上的数据写入到存储单元中。u读读/写写控控制制电电路路中中的的CS是是片片选选输输入入控控制制端端。当当CS=0时时，SRAM可可以以进进行行正正常常的的读读/写写操操作作；当当CS=1时时，所所有有的的输输入入/输输出出端端均均为为高高阻阻态态，对对SRAM不可以进行读不可以进行读/写操作。写操作。兰州财经大学电子工程系1.静态双极型静态双极型RAM图

25、7-8是射极读写存储单元电路，图中T1、T2为多发射极晶体管，与R1、R2构成触发器。一对发射极与行地址译码器的输出线（字线）Z信号相接；另一对发射极接到互补的数据线（位线）D和 ，再转接到读写电路。图7-8 发射极读写存储单元兰州财经大学电子工程系保持状态：字线Z为低电平0.3V，不能读写数据。读出：字线为+3V，导通管发射极电流从位线流出。检测一根位线上是否有电流，可读出存储单元的状态。有D=1，无D=0。写入：字线为+3V，写入1时，1信号经写入放大器后给出D=1，D=0信号，使T1止，T2通，触发器置1；写入0时，相反。图7-8 发射极读写存储单元兰州财经大学电子工程系双极型RAM的优

26、点是速度快，但功耗大，集成度不高，大容量RAM一般都是MOS型的。存储单元由六管CMOS或六管NMOS组成，如图7-9所示。2.静态静态MOS型型RAM兰州财经大学电子工程系T1、T2、T3、T4构成基构成基本本RS触触发发器，器，T5、T6为为门门控管，由行控管，由行译码译码器器输输出控制其出控制其导导通或截止。通或截止。当当Xi为为1时时，T5、T6导导通，通，触触发发器器输输出与位出与位线连线连接；接；当当Xi 为为0时时，T5、T6截截止，触止，触发发器器输输出与位出与位线线断开。断开。2.静态静态MOS型型RAM图7-9 六管NMOS静态存储单元兰州财经大学电子工程系T7、T8是是门

27、门控控管管，由由列列译译码码器器输输出出控控制制其其导导通通或或截截止止，每每一一列列的的位位线线接接若若干干个个存存储储单单元元，通通过过门门控控管管T7、T8和和数数据据线线相相连连。当当Yj=1时时，T7、T8导导通通，位位线线和和数数据据线线接接通通；Yj=0时时，位位线线与与数数据据线线断断开开。T7、T8是是数数据据存存入入或或读读出出存存储储内内容的控制通道。容的控制通道。图7-9 六管NMOS静态存储单元2.静态静态MOS型型RAM兰州财经大学电子工程系SRAM的常见应用的常见应用在在小小的的微微处处理理机机系系统统中中做做数数据据存存储储，通通常常是是在在“嵌嵌入入式式”应应

28、用用中中，如如电电话话、烤烤炉炉、电电子子减振器等。通用计算机中常用减振器等。通用计算机中常用DRAM。超超快快速速SRAM通通常常在在高高性性能能计计算算机机的的“高高速速缓冲缓冲”存储器中存储常用指令和数据。存储器中存储常用指令和数据。兰州财经大学电子工程系 动态RAM与静态RAM的区别在于：信息的存储单元是由门控管和电容组成。用电容上是否存储电荷表示存1或存0。为防止因电荷泄漏而丢失信息，需要周期性地对这种存储器的内容进行重写，称为刷新。动态MOS存储单元电路主要是三管和单管结构。7.3.2 动态RAM兰州财经大学电子工程系如图如图7-10所示是三管动态存储单元。所示是三管动态存储单元。

29、1.三管动态存储单元三管动态存储单元图图7-10 三管动态三管动态MOS的存储单元的存储单元T2为存储器，T3为读门控管，T1为写门控管，T4为同一列共用预充电管。代码以电荷的形式存储在T2管的栅极电容C中，而C上的电压又控制T2管的状态。兰州财经大学电子工程系如图如图7-10所示是三管动态存储单元。所示是三管动态存储单元。1.三管动态存储单元三管动态存储单元图图7-10 三管动态三管动态MOS的存储单元的存储单元读出数据读出数据首先输入一个预充电脉冲，首先输入一个预充电脉冲，使使T4导通，将杂散电容导通，将杂散电容CD充电到充电到VDD值，然后再使值，然后再使读选择线处于高电平，若读选择线处

30、于高电平，若C上原来有电荷存储，是上原来有电荷存储，是高电平，则高电平，则T2、T3都导通，都导通，CD通过通过T3、T2放电，使数放电，使数据线输出据线输出0，相当反码输出。，相当反码输出。若若C上没有电荷，是低电上没有电荷，是低电平，则平，则T2截止，截止，CD无放电无放电回路，读数据线保持在预回路，读数据线保持在预充电时的高电平。读数据充电时的高电平。读数据线上的高低电平经读放大线上的高低电平经读放大器放大并反相后输出即为器放大并反相后输出即为读出结果。读出结果。兰州财经大学电子工程系如图如图7-10所示是三管动态存储单元。所示是三管动态存储单元。1.三管动态存储单元三管动态存储单元图图

31、7-10 三管动态三管动态MOS的存储单元的存储单元写入数据写入数据令写选择线为高电平，令写选择线为高电平，则则T1导通，当写入导通，当写入1时，时，令数据线为高电平，通令数据线为高电平，通过过T1对对C充电，充电，1信号被信号被存到存到C上上。兰州财经大学电子工程系图图7-11是是单单管管动动态态单单元元电电路路，由门控管由门控管T和和CS构成。构成。写写入入：字字线线为为高高电电平平，T导导通通，对电容对电容CS充电，相当于写入充电，相当于写入1。读读出出：字字线线为为高高电电平平，T导导通通，CS上上1信信号号电电压压VS经经过过T对对C0提提供供电电荷荷，CS上上的的电电荷荷将将在在C

32、0、CS重重 新新 分分 配配，读读 出出 电电 压压VR=CS.VS/(C0+CS)因因为为C0CS，所所以以读读出出电电压压比比VS小小得得多多，而而且且每每读读一一次次，CS上上电电荷荷要要少少很很多多，存存储储的的数数据据被被破破坏坏，故故每每次次读读出出后后，要要求及时对读出单元刷新。求及时对读出单元刷新。2.单管动态存储单元单管动态存储单元图图7-11单管动态单管动态MOS存储单元存储单元兰州财经大学电子工程系单单管管电电路路的的结结构构简简单单，但但需需要要使使用用较较灵灵敏敏的的读读出出放放大大器器，而而且且每每次次读读出出后后必必须须刷刷新新，因因而而外外围围控控制制电路比较

33、复杂。电路比较复杂。动动态态存存储储单单元元的的电电路路结结构构比比静静态态存存储储单单元元的的结结构构简简单单，所所以以可可达达到到很很高高的的集集成成度度。但但不不如如静静态态存存储储器使用方便，速度也比静态存储器慢得多。器使用方便，速度也比静态存储器慢得多。兰州财经大学电子工程系7.3.3 集成RAM简介图图7-12是是Intel公公司司1k4的的CMOS型型静静态态RAM 2114的结构图。的结构图。执行写操作执行写操作执行读操作执行读操作正确使用正确使用2114 RAM的关键是掌握各种信号的时序关系。的关键是掌握各种信号的时序关系。兰州财经大学电子工程系如如图图是是Intel公公司司

34、的的MOS型型静静态态RAM 2114的的外引脚排列图。外引脚排列图。7.3.3 集成RAM简介兰州财经大学电子工程系如如图图为为CMOS型型2k8的的静静态态RAM 6116外外引引脚排列图。脚排列图。7.3.3 集成RAM简介兰州财经大学电子工程系如如图图为为CMOS型型8k8的的静静态态RAM 6264外外引引脚排列图。脚排列图。7.3.3 集成RAM简介兰州财经大学电子工程系7.3.4 RAM的扩展 RAM的的种种类类很很多多，存存储储容容量量有有大大有有小小。当当一一片片RAM不不能能满满足足存存储储容容量量需需要要时时，就就需需要要将将若若干干片片RAM组组合合起起来来，构构成成满

35、满足足存存储储容容量量要要求求的的存存储储器器。RAM的的扩扩展展分分为为位位扩扩展和字扩展两种。展和字扩展两种。兰州财经大学电子工程系7.3.4 RAM的扩展 1.位扩展位扩展 字数满足要求，而位数不够时，应采用位扩展。字数满足要求，而位数不够时，应采用位扩展。实现位扩展的原则是：实现位扩展的原则是：多个单片多个单片RAM的的I/O端并行输出。端并行输出。多多个个RAM的的CS接接到到一一起起，作作为为RAM的的片片选选端端（同时被选中）；（同时被选中）；地址端对应接到一起，作为地址端对应接到一起，作为RAM的地址输入端。的地址输入端。多多个个单单片片RAM的的R/W端端接接到到一一起起，作

36、作为为RAM的的读读/写控制端（读写控制端（读/写控制端只能有一个）；写控制端只能有一个）；兰州财经大学电子工程系7.3.4 RAM的扩展 1.位扩展位扩展 图图7-13 RAM位扩展接线图位扩展接线图兰州财经大学电子工程系7.3.4 RAM的扩展 2.字扩展字扩展在在RAM的的数数据据位位的的位位数数足足够够，而而字字数数达达不不到到要要求求时时，需需要要进进行行字字扩扩展展。字字数数增增加加，地地址址线线数数相相应应增增加加。如如2568位位RAM的的地地址址线线数数为为8条条，而而10248位位RAM的的地地址址线线数数为为10条。条。兰州财经大学电子工程系7.3.4 RAM的扩展 实现

37、字扩展的原则是：实现字扩展的原则是：多个单片多个单片RAM的的I/O端并接，作为端并接，作为RAM的的I/O端端 多多片片构构成成字字扩扩展展之之后后，每每次次访访问问只只能能选选中中一一片片，选选中中哪哪一一片片，由由字字扩扩展展后后多多出出的的地地址址线线决决定定。多多出出的的地地址址线线经经输输出出低低有有效效的的译译码码器器译译码码，接接至至各各片片RAM的的CS端；端；地址端对应接到一起，作为低位地址输入端。地址端对应接到一起，作为低位地址输入端。R/W端端接接到到一一起起作作为为RAM的的读读/写写控控制制端端（读读写写控控制端只能有一个）；制端只能有一个）；兰州财经大学电子工程系

38、图7-14 RAM的字扩展接线图兰州财经大学电子工程系7.3.4 RAM的扩展 实际应用中，常将两种方法互相结合，已达到字和位均扩展的要求。因此无论需要多大容量的存储器系统，均可利用容量有限的存储器芯片，通过字数和位数的扩展来构成。3.3.字、位数的扩展字、位数的扩展兰州财经大学电子工程系试用试用10244位位RAM实现实现40968位存储器。位存储器。解：解：40968位存储器需位存储器需10244位位RAM的芯片数的芯片数根根据据2n=字字数数，求求得得4096个个字字的的地地址址线线数数n=12，两两片片10244位位RAM并并联联实实现现了了位位扩扩展展，达达到到8位位的的要要求。求。

39、地地址址线线A11、A10接接译译码码器器输输入入端端，译译码码器器的的每每一一条条输输出出线线对对应应接接到到2片片10244位位RAM的的CS端端。连连接接方式见图方式见图7-15所示。所示。兰州财经大学电子工程系兰州财经大学电子工程系7.4 复杂可编程逻辑器件 与简单的相比，CPLD的集成度更高，有更多的输入端、乘积项和更多的宏单元。早期的CPLD大多数采用EPROM编程技术，编程过程与简单的PLD一样，需要在专用设备上进行。后来采用E2PROM和闪烁存储器技术，使CPLD具有“在系统可编程（ISP）”特性。在系统可编程在系统可编程：未编程的ISP器件可以直接焊在印刷电路板上，然后通过计

40、算机数据传输端口和专用编程电缆对焊接电路板上的ISP器件直接多次编程，而不需要使用专用的编程器。ISP技术使得调试过程中，不需要反复拔插芯片，而直接修改设计。ISP技术是二十世纪90年代发展起来的，是PLD设计技术发展的一次重要变革。目前，ISP已成为系统在线远程升级的技术手段。兰州财经大学电子工程系 各个厂家生产的CPLD千差万别，但仍有共同点，如图7-16所示是一般CPLD的结构框图。7.4.1 CPLD的结构的结构CPLD器件内部含有多个逻辑块，每个逻辑块都相当于一个GAL器件；每个块之间可以使用可编程内部连线(或者称为可编程的开关矩阵)实现相互连接。为了增强对I/O的控制能力，提高引脚

41、的适应性，CPLD中还增加了I/O控制块。每个I/O块中有若干个I/O单元。图7-16 CPLD的结构框图兰州财经大学电子工程系1.逻辑块逻辑块逻辑块由三部分组成。(1)可编程乘积项阵列可编程乘积项阵列 n个输入产生n个变量乘积项。一般一个宏单元对应5个乘积项。例如：Xilinx公司 XG9500系列：一个逻辑块中乘积项输入变量36个，宏单元18个，有90个36变量乘积项，518=90。(2)乘积项分配和宏单元乘积项分配和宏单元 不同型号的CPLD器件，乘积项分配和宏单元电路结构不完全相同，但要实现的功能大体相同。兰州财经大学电子工程系u图7-18所示为XC9500系列的乘积项分配和宏单元电路

42、。图中 S1S8为可编程数据分配器，M1M5为可编程数据选择器。为了简明起见，没有画出它们的可编程选择输入端。u来自可编程乘积项阵列的5个乘积项，通过数据分配器S1S5送至宏单元的主或门G4构成与或式。与此同时，或门G4最上端的输入，可以通过数据分配器S6、S7和或门G3，取自上一个相邻宏单元的乘积项或下一个相邻宏单元的乘积项，从而扩展了乘积项的个数。兰州财经大学电子工程系图7-18 XC9500系列的乘积项分配和宏单元兰州财经大学电子工程系u宏宏单单元元中中任任何何没没有有用用到到的的乘乘积积项项，都都可可以以经经过过或或门门G1与与经经S6和和S7来来自自相相邻邻宏宏单单元元的的乘乘积积项

43、项由由或或门门G2组组合合在在一一起起，再再经经过过数数据据分分配配器器S8送送到到上上一一个个或或下下一一个个宏宏单单元元去去。这这种种乘乘积积项项的的“链链式式”结结构构，可可以以实实现现远远远远多多于于5个个乘乘积积项项的的与与-或或式式。在在XC9500系系列列的的CPLD中中，理理论论上上可可以以将将90个个乘乘积积项项组组合合到到一一个个宏宏单单元元中中，产产生生90个个乘乘积积项项的的与与-或或式式，但但此此时时其其余余17个个宏宏单单元元将将不不能能使使用用乘乘积积项项了了。在在Altera公公司司生生产产的的CPLD中中，宏宏单单元元中中除除了了具具有有乘乘积积项项扩扩展展功

44、功能能外外，还还有有乘乘积积项项共共享享电电路路，使使得得同同一一个个乘乘积积项项可可以以被被多多个个宏宏单单元元共共同使用。同使用。兰州财经大学电子工程系u 数数据据分分配配器器S1S5中中间间输输出出的的乘乘积积项项用用于于特特殊殊功功能能，这这些些功功能能包包括括作作为为触触发发器器FF的的置置位位、复复位位、时时钟钟信信号号，异异或或门门G5的的同同相相/反反相相输输出出控控制制信信号和乘积项输出使能控制信号号和乘积项输出使能控制信号PTOE。u或或门门G4输输出出的的与与-或或式式送送至至异异或或门门G5，G5的的另另一一个个输输入入来来自自数数据据选选择择器器M1。通通过过对对M1

45、的的编编程程，可可以以选选择择0、1或或另另一一个个乘乘积积项项，来来控控制制G4的的输输出出经经G5是是否否反反相相，或或受受另另一一个个乘乘积积项项控控制制。M3可可以以选选择择是是直直接接组组合形式输出还是通过触发器的寄存器形式输出。合形式输出还是通过触发器的寄存器形式输出。u触触发发器器FF可可以以被被编编程程为为D触触发发器器或或T触触发发器器，且且经经过过M2和和M5可可以以选选择择全全局局或或乘乘积积项项置置位位、复复位位信信号号。通通过过M4也也可可以以在在3个个全全局局时时钟钟和和一一个个乘积项中选择触发器的时钟信号。乘积项中选择触发器的时钟信号。u宏宏单单元元的的输输出出不

46、不仅仅送送至至I/O单单元元，还还送送到到内内部部可可编编程程连连线线区区，以以被被其其他他宏单元宏单元使用使用。兰州财经大学电子工程系 可编程内部连线的作用是实现逻辑块与逻辑块之间、逻辑块与I/O块之间以及全局信号到逻辑块和I/O块之间的连接。连线区的可编程连接一般由E2CMOS管实现。当E2CMOS管被编程为导通时，纵线和横线连通；未被编程为截止时，两线则不通。2.可编程内部连线可编程内部连线兰州财经大学电子工程系I/O单元是CPLD外部封装引脚和内部逻辑间的接口。每个I/O单元对应一个封装引脚，对I/O单元编程，可将引脚定义为输入、输出和双向功能。CPLD的I/O单元简化原理框图如图7-

47、20所示。3.I/O单元单元图7-20 I/O单元的简化结构图兰州财经大学电子工程系 CPLD的各种逻辑功能实现，都是由其内部的可编程单元控制的。编程过程就是将编程数据写入这些单元的过程。这一过程也称为下载（Download）或配置（Configure）。目前，绝大多数CPLD器件具有ISP功能。不同厂商生产的CPLD，ISP接口不完全相同，但基本上都支持JTAG标准编程。JTAG下载线有两种：并行接口，USB接口。并行接口USB接口转换器7.4.2 CPLD编程简介编程简介兰州财经大学电子工程系以以Altera公司公司EPM1270(￥38元元)为例，简介为例，简介CPLD应用。应用。(1)

48、根据设计要求，在计算机上应用 Quartus软件平台进行设计，可以用原理图设计、硬件描述语言设计等，并进行仿真；例如：感应无线2DPSK调制器，采用原理图设计JK触发器D触发器兰州财经大学电子工程系以以Altera公司公司EPM1270(￥38元元)为例，简介为例，简介CPLD应用。应用。(2)对设计的电路进行编译，将编译生成的编程数据文件下载到开发装置(￥100元 左右)，进行调试；开发装置JTAG插座兰州财经大学电子工程系以以Altera公司公司EPM1270(￥38元元)为例，简介为例，简介CPLD应用。应用。(3)修改设计，将编译生成的编程数据文件下载到设计的电路板，进行现场调试。如

49、图 采 用EPM1270 和DSP开发的感应无线调制解调器。CPLDDSP兰州财经大学电子工程系7.5 现场可编程门阵列现场可编程门阵列 现场可编程门阵列(FPGA)是20世纪80年代发展起来的另一种类型的可编程器件，它不像CPLD那样采用可编程“与-或”阵列来实现逻辑函数，而是采用查找表(LUT)实现逻辑函数。这种不同于CPLD的结构特点，使FPGA中可以包含数量众多的LUT和触发器，从而能够实现更大规模、更复杂的逻辑电路。近年来，生产工艺的进步大大降低了FPGA的成本，其功能和性能上的优势更为突出。因此，FPGA已成为目前设计数字电路或系统的首选。兰州财经大学电子工程系 在FPGA中，实现

50、组合逻辑功能的基本电路是LUT和数据选择器，而触发器是实现时序逻辑功能的基本电路。LUT本质上就是一个SRAM。目前FPGA中多使用4个输入、1个输出的LUT，所以每一个LUT可以看成是一个具有4根地址线的161位的SRAM。SRAM与ROM实现组合逻辑函数的原理相同。75.1 FPGA中编程实现逻辑功能的基本原理中编程实现逻辑功能的基本原理 当用户通过原理图或HDL语言描述了一个逻辑电路后，FPGA开发软件会自动计算逻辑电路的所有可能结果（真值表），并把结果写入SRAM，这一过程就是所谓编程。LUT(SRAM)ABCDF兰州财经大学电子工程系u例如，要实现逻辑函数，则可以列出F的真值表，如表