微机原理第四章 存储器系统精品文稿.ppt

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1、微机原理第四章 存储器系统2023/2/31第1页，本讲稿共77页授课教师:殷代红制 作 者:殷代红邮箱：2023/2/32第2页，本讲稿共77页第四章 存储器系统2023/2/33第3页，本讲稿共77页第四章第四章 存储器系统存储器系统4.1 概述4.2 读写存储器RAM4.3 只读存储器ROM4.4 存储器芯片扩展与CPU的连接4.5 高速缓冲存储器Cache4.6 虚拟存储器2023/2/34第4页，本讲稿共77页 衡量存储器的性能指标主要有三个：容量、速度和成本。容量:存储器系统的容量越大，表明其能够保存的信息量越多，相应计算机系统的功能就越强，因此存储容量是存储器系统的第一性能指标。

2、速度:存储器的存取速度相对于高速的CPU总要慢1-2个数量级，这会影响到整个系统的工作效率。成本：也是衡量存储器系统的重要性能指标。4.1 概述2023/2/35第5页，本讲稿共77页为了兼顾以上三个方面的指标为了兼顾以上三个方面的指标通常采用通常采用三级存储器结构三级存储器结构：高速缓冲高速缓冲存储器、存储器、主主存储器和存储器和辅助辅助存储器。存储器。其速度接近高速缓存的速度；其速度接近高速缓存的速度；其容量接近辅存的容量；其容量接近辅存的容量；位成本接近廉价慢速的辅存平均价格。位成本接近廉价慢速的辅存平均价格。本章重点介绍半导体存储器的工作原理、计算机主存本章重点介绍半导体存储器的工作原

3、理、计算机主存的构成和工作过程、存储器的层次结构。的构成和工作过程、存储器的层次结构。2023/2/36第6页，本讲稿共77页4.1.1 存储器分类 1按构成存储器的器件和存储介质分类 按构成存储器的器件和存储介质主要可分为：磁芯存储器、半导体存储器、光电存储器、磁膜、磁泡和其它磁表面存储器以及光盘存储器等。从五十年代开始，磁芯存储器曾一度成为主存储器的主要存储介质。但从七十年代起，半导体存储器逐渐取代了磁芯存储器的地位。目前，绝大多数计算机都使用的是半导体存储器。2023/2/37第7页，本讲稿共77页2按存储器的存取方式分类 按存取方式可分为随机存取存储器、只读存储器等(1)随机存储器 R

4、AM(Random Access Memory)随机存储器(又称读写存储器)是指通过指令可以随机地对各个存储单元进行读和写，在计算机系统中，主存储器大都采用随机存储器。按照存放信息的方式不同，随机存储器又可分为静态和动态两种。静态RAM(SRAM)是以双稳态元件作为基本的存储单元来保存信息，而动态RAM(DRAM)是靠电容来存放信息的，使得这种存储器中存放的信息容易丢失，必须定时进行刷新。2023/2/38第8页，本讲稿共77页 静态静态RAM 动态动态RAM 容量容量小小大大 速度速度快快慢慢集成度集成度低低高高高高低低功耗功耗2023/2/39第9页，本讲稿共77页(2)只读存储器 ROM

5、(Read-Only Memory)只读存储器是一种对其内容只能读出不能写入的存储器。它通常用来存放固定不变的程序、汉字字型库、字符及图形符号等。由于它和读写存储器分享主存储器的同一个地址空间，故仍属于主存储器的一部分。随着半导体技术的发展，只读存储器也出现了不同的种类，如可编程序只读存储器PROM(Programmable ROM)；可擦除可编程只读存储器EPROM(Erasible Programmable ROM)和电可擦除可编程只读存储器EEPROM(Electric Erasible Programmable ROM)以及近年来发展起来的快擦型存储器(Flash Memory)具有E

6、EPROM的特点。2023/2/310第10页，本讲稿共77页3按在计算机中的作用分类 按在计算机中的作用可以分为主存储器(内存)、辅助存储器(外存)、缓冲存储器等。主存储器速度高，但容量较小，每位价格较高。辅存速度慢，容量大，每位价格低。缓冲存储器用在两个不同工作速度的部件之间，在交换信息过程中起缓冲作用。4 按掉电时所存信息是否容易丢失分类分成易失性存储器和非易失性存储器。半导体存储器(DRAM，SRAM)，属易失性。磁带和磁盘等磁表面存储器，属非易失性。2023/2/311第11页，本讲稿共77页 双极型半导体存储器 随机存储器(RAM)MOS存储器（静态、动态）主存储器 掩膜型只读存储

7、器MROM 可编程只读存储器PROM 只读存储器(ROM)可擦除可编程只读存储器 (EPROM，EEPROM)快擦型存储器存储器 磁盘(软盘、硬盘、盘组)存储器 辅助存储器 磁带存储器 光盘存储器 缓冲存储器2023/2/312第12页，本讲稿共77页4.1.2 存储器系统结构2023/2/313第13页，本讲稿共77页 存储器系统由以下六部分组成：存储器系统由以下六部分组成：1基本存储单元基本存储单元 一个基本存储单元可以存放一位二进制信息，其内部一个基本存储单元可以存放一位二进制信息，其内部具有两个相互对立的状态，并能够在外部对其状态进行识具有两个相互对立的状态，并能够在外部对其状态进行识

8、别和改变。别和改变。2存储体存储体 一一个个基基本本存存储储单单元元只只能能保保存存一一位位二二进进制制信信息息，若若要要存存放放MN个个二二进进制制信信息息，就就需需要要用用MN个个基基本本存存储储单单元元，它它们们按按一一定定的的规规则则排排列列起起来来，由由这这些些基基本本存存储储单单元元所所构构成成的的阵阵列列称称为为存存储储体体或或存存储储矩矩阵阵。如如8k8表表示示存存储储体体中中一一共共8K个个存储单元，每个存储单元存放存储单元，每个存储单元存放8位二进制数据。位二进制数据。810248=65536 基本存储单元基本存储单元 2023/2/314第14页，本讲稿共77页3地址译码

9、器 存储器系统是由许多存储单元构成的，CPU要对某个存储单元进行读写操作时，必须先通过地址总线发出所需访问存储单元的地址码。地址译码器的作用是接受地址信号并对它进行译码，选中该地址码相对应的存储单元，以便对该单元进行读写操作。存储器地址译码有单译码与双译码两种方式。(1)单译码 单译码方式又称字结构，全部地址码只用一个电路译码，译码输出的选择线直接选中对应的存储单元。这一方式需要的选择线数较多，只适用于容量较小的存储器。2023/2/315第15页，本讲稿共77页(2)双译码 在双译码结构中，将地址译码器分成行译码器(又叫X译码器)和列译码器(又叫Y译码器)两部分，行列选择线交叉处即为所选中的

10、内存单元，这种方式的特点是译码输出线较少。如下图所示。2023/2/316第16页，本讲稿共77页例如假定地址信号为例如假定地址信号为10位位单译码单译码方式：方式：2n1024根译码输出线。根译码输出线。双译码双译码方式：分成两组，每组方式：分成两组，每组5位，则行译码后的输出线位，则行译码后的输出线为为2532根；列译码输出线也为根；列译码输出线也为2532根；共根；共64根译码根译码输出线。输出线。容量较大的存储器系统，一般都采用双译码方式。容量较大的存储器系统，一般都采用双译码方式。2023/2/317第17页，本讲稿共77页4片选与读写控制电路 片选信号用以实现存储器芯片的选择。当片

11、选信号有效时，才能对其进行读写操作。在选择存储单元时，要先进行片选，再在芯片中选择与地址相应的存储单元。片选信号一般由地址译码器的输出及一些控制信号来形成。读/写控制电路则用来控制对芯片的读/写操作。5I/O电路 I/O电路位于系统数据总线与被选中的存储单元之间，用来控制信息的读出与写入。必要时，还可包含对I/O信号的驱动及放大处理功能。6其它外围电路 集电极开路、三态输出缓冲器、刷新操作的控制电路等 2023/2/318第18页，本讲稿共77页4.1.3 存储器的性能指标1、存储器容量 存储器容量是指存储器所有存储单元的数量，即字节数。或可以容纳的二进制信息总量，即存储信息的总位(bit)数

12、。2、存取速度 存储器的速度直接影响计算机的速度。存取速度可用存取时间和存储周期这两个时间参数来衡量。3、可靠性 存储器的可靠性用MTBF(Mean Time Between Failures)平均故障间隔时间来衡量。4、功耗 存储器芯片正常工作时所消耗的电能，可用某个存储单元或整个芯片的功耗来表示。2023/2/319第19页，本讲稿共77页读写存储器分为静态RAM与动态RAM两种。4.2.1 静态 RAM(SRAM)1基本存储单元 静态RAM的基本存储单元是由两个增强型的NM0S反相器交叉耦合而成的触发器。每个基本的存储单元由六个MOS管构成，所以，静态存储电路又称为六管静态存储电路。4.

13、2 读写存储器RAM2023/2/320第20页，本讲稿共77页六管静态存储单元T1、T2 为控制管T3、T4 为负载管 T5、T6 为门控管2023/2/321第21页，本讲稿共77页静态存储电路结构组成原理图2023/2/322第22页，本讲稿共77页2静态RAM存储器芯片Intel 2114Intel 2114是一种是一种1K4的静态的静态RAM存储器芯片，其它的存储器芯片，其它的典型芯片有典型芯片有Ietel 6116/6264/62256等。等。(1)芯片的内部结构芯片的内部结构 存储矩阵存储矩阵 地址译码器地址译码器 I/O控制电路控制电路 片选及读、片选及读、写控制电路写控制电路

14、 2023/2/323第23页，本讲稿共77页(2)Intel 2114的外部结构的外部结构 Intel 2114 RAM存储器芯片为双列直插式集成电路存储器芯片为双列直插式集成电路芯片，共有芯片，共有18个引脚。个引脚。A0-A9：10根地址信号输入引脚；根地址信号输入引脚；I/O1I/O4：4根数据根数据 输入输出信号引脚；输入输出信号引脚；：读写控制信号输入引脚；读写控制信号输入引脚；：片选信号输入引脚；：片选信号输入引脚；+5V：电源；电源；GND：地；：地；2023/2/324第24页，本讲稿共77页4.2.2 动态动态RAM(DRAM)1动态动态RAM基本存储单元基本存储单元 动态

15、动态RAM的基本存储单元，由一个的基本存储单元，由一个MOS管管T1和位于其和位于其栅极上的分布电容栅极上的分布电容C构成。当栅极电容构成。当栅极电容C上充有电荷时，上充有电荷时，表示该存储单元保存信息表示该存储单元保存信息“1”。反之，当栅极电容上没。反之，当栅极电容上没有电荷时，表示该单元保存信息有电荷时，表示该单元保存信息“0”。动态动态RAM存储单元实质上是存储单元实质上是依靠依靠T1管栅极电容的充放电原理管栅极电容的充放电原理来保存信息的来保存信息的，电容上所保存的电容上所保存的电荷会泄漏。在动态电荷会泄漏。在动态RAM的使的使用过程中，必须及时地向保存用过程中，必须及时地向保存“1

16、”的那些存储单元补充电荷，以维的那些存储单元补充电荷，以维持信息的存在。这一过程，就称持信息的存在。这一过程，就称为动态存储器的为动态存储器的刷新操作刷新操作。2023/2/325第25页，本讲稿共77页2动态动态RAM存储器芯片存储器芯片Intel 2164A Intel2164A是一种是一种64K1的动态的动态RAM存储器芯片，其他存储器芯片，其他 典型芯片有典型芯片有Ietel 21256/21464等。等。(1)Intel 2164A的内部结构的内部结构 2023/2/326第26页，本讲稿共77页 存储体：存储体：64K64K1 1的存储体由的存储体由4 4个个12812812812

17、8的阵列构成；的阵列构成；地址锁存器地址锁存器(8(8位位)：Intel 2164AIntel 2164A采用双译码方式，采用双译码方式，1616位地址位地址 信息分两次送入芯片，且通过同一组引脚分两次接收，信息分两次送入芯片，且通过同一组引脚分两次接收，故在芯片内部有一个锁存故在芯片内部有一个锁存8 8位地址信息的地址锁存器；位地址信息的地址锁存器；数据输入缓冲器数据输入缓冲器(1(1位位)：用以暂存输入的数据；用以暂存输入的数据；数据输出缓冲器数据输出缓冲器(1(1位位)：用以暂存要输出的数据；用以暂存要输出的数据；1/4I/O 1/4I/O门电路：由行、列地址信号的门电路：由行、列地址信

18、号的最高位最高位控制，从相控制，从相 应的应的4 4个存储矩阵中选择一个进行输入输出操作；个存储矩阵中选择一个进行输入输出操作；例：例：A7(A7(行行)A7()A7(列列)选中选中128*128128*128矩阵矩阵 0 00 0左上角左上角 0 1右上角 1 0左下角 1 1右下角2023/2/327第27页，本讲稿共77页行、列时钟缓冲器：用以协调行、列地址的选通行、列时钟缓冲器：用以协调行、列地址的选通信号；信号；写允许时钟缓冲器：用以控制芯片的数据传送方写允许时钟缓冲器：用以控制芯片的数据传送方向；向；128读出放大器：接收由行地址选通的读出放大器：接收由行地址选通的4128个存储单

19、个存储单元的信息，放大后写回原存储单元，实现刷新操作；元的信息，放大后写回原存储单元，实现刷新操作；1/128行、列译码器：行、列译码器：分别用来接收分别用来接收7位的行、列位的行、列地址，从地址，从 128128个存储单元中选定某一单元，对个存储单元中选定某一单元，对其进行读其进行读/写操作写操作。2023/2/328第28页，本讲稿共77页(2)Intel 2164A的外部结构：Intel 2164A是具有16个引脚的双列直插式芯片。A0A7：地址信号的输入引脚；：行地址选通信号输入引脚；：列地址选通信号输入引脚；：写允许控制信号输入引脚；DIN ：数据输入引脚；DOUT：数据输出引脚；V

20、DD：+5V电源引脚；Vss ：地；2023/2/329第29页，本讲稿共77页 4.3.1 掩模掩模 MROM 图示图示44位的位的MOS ROM存储阵列，采用单译码方式。存储阵列，采用单译码方式。有两位地址输入，译码后输出四条字选择线为行，有两位地址输入，译码后输出四条字选择线为行，输出的输出的位线为列线，行列的交叉处有管子则该位为位线为列线，行列的交叉处有管子则该位为“0”，没有，没有管子则该位为管子则该位为“1”，交叉处，交叉处的连接是在制造时由的连接是在制造时由二二次光刻次光刻版的图形掩模所版的图形掩模所决定的，决定的，一旦芯片制成一旦芯片制成后，用户是无法变更其后，用户是无法变更其

21、结构的。保存的信息，结构的。保存的信息，在电源消失后，也不会在电源消失后，也不会丢失，将永远保存下去。丢失，将永远保存下去。4.3 只读存储器ROM2023/2/330第30页，本讲稿共77页4.3.2 可编程的 PROM PROM存储器在出厂时，存储体中每条字线和位线的交存储器在出厂时，存储体中每条字线和位线的交叉处都是两个叉处都是两个反向串联反向串联的二极管的的二极管的PN结，字线与位线之间结，字线与位线之间不导通，意味着该存储器中所有的存储内容均为不导通，意味着该存储器中所有的存储内容均为“0”。如果用户需要写入程序，则要通过专门的如果用户需要写入程序，则要通过专门的PROM写入电写入电

22、路，产生足够大的电流把要写入路，产生足够大的电流把要写入“1”的那个存储位上的二的那个存储位上的二极管击穿，造成这个极管击穿，造成这个PN结短路，只剩下顺向的二极管跨连结短路，只剩下顺向的二极管跨连字线和位线，这时，此位就意味着写入了字线和位线，这时，此位就意味着写入了“1”。还有一种还有一种熔丝熔丝式式PROM，用户编程时，靠专用写入电路，用户编程时，靠专用写入电路产生脉冲电流，来烧断指定的熔丝，以达到写入产生脉冲电流，来烧断指定的熔丝，以达到写入“1”的目的目的。写入的过程称之为固化程序，的。写入的过程称之为固化程序，PROM器件只能固化一器件只能固化一次程序，数据写入后，就不能再改变了。

23、次程序，数据写入后，就不能再改变了。2023/2/331第31页，本讲稿共77页4.3.3 可擦除可编程序的EPROM1 1基本存储电路基本存储电路 可擦除可编程的可擦除可编程的ROM又称为又称为EPROM。这种。这种EPROM电路在电路在N型的基片上扩展了两个高浓度的型的基片上扩展了两个高浓度的P型区，分别引型区，分别引出源极（出源极（S）和漏极）和漏极(D)，在源极与漏极之间有一个由多，在源极与漏极之间有一个由多晶硅做成的栅极，但它是浮空的，被绝缘物晶硅做成的栅极，但它是浮空的，被绝缘物SiO2所包围。所包围。出厂时浮空栅极上没有电荷，管子内没有导电沟道，源出厂时浮空栅极上没有电荷，管子内

24、没有导电沟道，源极与漏极之间不极与漏极之间不导电，此时表示导电，此时表示该存储单元保存该存储单元保存的信息为的信息为“1”；2023/2/332第32页，本讲稿共77页 编程时编程时，若要使该单元保存信息，若要使该单元保存信息“0”，则只要在漏极和，则只要在漏极和源极之间加上源极之间加上+25V的电压，同时加上编程脉冲信号的电压，同时加上编程脉冲信号(宽度约宽度约为为50ns)，漏极与源极之间被瞬时击穿，就会有电子通过，漏极与源极之间被瞬时击穿，就会有电子通过SiO2绝缘层注入到浮动栅。浮动栅被绝缘层注入到浮动栅。浮动栅被SiO2绝缘层包围，注入的电绝缘层包围，注入的电子无泄漏通道，且浮动栅为

25、负，就形成了导电沟道使相应的子无泄漏通道，且浮动栅为负，就形成了导电沟道使相应的单元导通，则该单元所保存的信息为单元导通，则该单元所保存的信息为“0”。如果要如果要清除清除存储单元中所保存的信息，就必须设法将其浮存储单元中所保存的信息，就必须设法将其浮动栅上的负电荷释放掉。当用一定波长的动栅上的负电荷释放掉。当用一定波长的紫外光紫外光照射浮动栅照射浮动栅时，负电荷便可以获取足够的能量，摆脱时，负电荷便可以获取足够的能量，摆脱SiO2的包围，以光的包围，以光电流的形式释放掉，源极与漏极之间不导电。恢复保存的信电流的形式释放掉，源极与漏极之间不导电。恢复保存的信息为息为“1”的状态。的状态。该单元

26、又可重新编程。该单元又可重新编程。EPROM存储器芯片，在其上方有一个石英玻璃的窗口，存储器芯片，在其上方有一个石英玻璃的窗口，紫外线正是通过这个窗口来照射其内部电路而擦除信息的，紫外线正是通过这个窗口来照射其内部电路而擦除信息的，一般擦除信息需用紫外线照射一般擦除信息需用紫外线照射l520分钟。分钟。2023/2/333第33页，本讲稿共77页2EPROM 芯片 Intel 2716 Intel2716是是一一种种2K8的的EPROM存存储储器器芯芯片片，双双列列直直插插式式封封装装，24个个引引脚脚。其其它它的的典典型型芯芯片片有有Ietel 2732、Ietel 2764、Ietel 2

27、7256等。等。芯片的内部结构芯片的内部结构 存储阵列；存储阵列由存储阵列；存储阵列由2K8个浮动栅个浮动栅MOS管构成；管构成；7位行地址译码器；位行地址译码器；4位列地址译码器；位列地址译码器；输出允许、片选输出允许、片选 和编程逻辑；和编程逻辑；数据输出缓冲器；数据输出缓冲器；2023/2/334第34页，本讲稿共77页(2)芯片的外部结构芯片的外部结构 Intel2716具有具有24个引脚，各引脚的功能如下：个引脚，各引脚的功能如下：Al0A0：地址信号输入引脚；：地址信号输入引脚；O7O0：双向数据信号输入输出引脚；：双向数据信号输入输出引脚；：片选信号输入引脚；：片选信号输入引脚；

28、：数据输出允许控制信号引脚；：数据输出允许控制信号引脚；Vcc：+5v电源；电源；VPP：+25v电源；电源；GND：地。：地。2023/2/335第35页，本讲稿共77页4.3.4 电可擦除可编程序的EEPROM 电可擦除可编程序的ROM也称为EEPROM即E2PROM。其工作原理与EPROM类似，在E2PROM中，漏极上面增加了一个隧道二极管，它在第二栅极与漏极之间的电压VG的作用下，可以使电荷通过它流向浮动栅；若VG的极性相反也可以使电荷从浮动栅流向漏极，所用的电流是极小的。擦除可以按字节分别进行。字节的编程和擦除都只需要10ms，可以进行在线的编程写入。常用的典型芯片有2816/286

29、4等 2023/2/336第36页，本讲稿共77页4.3.5 快擦型存储器(F1ash Memory)快擦型存储器具有EEPROM的特点，又可在计算机内进行擦除和编程，它的读取时间与DRAM相似，而写时间与磁盘驱动器相当。快擦型存储器操作简便，编程、擦除、校验等工作均已编成程序，可由配有快擦型存储器系统的中央处理机予以控制。快擦型存储器可替代EEPROM，在某些应用场合还可取代需要配备电池后援的SRAM系统，使用快擦型存储器后可省去电池。快擦型存储器的非易失性和快速读取的特点，能满足固态盘驱动器的要求。同时，可替代便携机中的ROM，以便随时写入最新版本的操作系统。快擦型存储器还可应用于MP3、

30、U盘、各种仪器设备以及计算机的外部设备中。典型的芯片有27F256/28F016/28F020等。2023/2/337第37页，本讲稿共77页4.4.1 存储器芯片与存储器芯片与CPU的连接的连接 CPU对对存存储储器器进进行行读读写写操操作作，首首先先要要由由地地址址总总线线给给出出地地址址信信号号，然然后后要要发发出出相相应应的的读读/写写控控制制信信号号，最最后后才才能能在数据总线上进行信息交流。在数据总线上进行信息交流。存储器芯片与存储器芯片与CPU的连接，主要有以下三个部分：的连接，主要有以下三个部分：地址线的连接；地址线的连接；数据线的连接；数据线的连接；控制线的连接；控制线的连接

31、；4.4 存储器芯片扩展与CPU的连接2023/2/338第38页，本讲稿共77页在连接中要考虑的问题有以下几个方面：1CPU总线的负载能力；2CPU的时序和存储器的存取速度之间的配合问题；3存储器的地址分配和片选问题；内存通常分为RAM和ROM两大部分。而RAM又分为系统区和用户区，用户区又要分成数据区和程序区。ROM的分配也类似，所以内存的地址分配是一个重要的问题。单片存储器芯片的容量是有限的，通常要由许多片才能组成一个存储器，即如何产生片选信号的问题。4控制信号的连接；CPU在与存储器交换信息时，通常有以下几个控制信号：()，以及WAIT信号。这些信号如何与存储器要求的控制信号相连，以实

32、现所需的控制功能。2023/2/339第39页，本讲稿共77页4.4.2 存储器芯片的扩展 计算机的内存一般要求容量也很大，单片存储器芯片不能满足需求，需要用到多片芯片的连接与扩展。存储器芯片扩展的方法有以下两种。1存储器芯片的位扩充 如果存储器芯片的容量满足存储器系统的要求，但其字长小于存储器系统的要求，就需要用多片同样容量的芯片通过位扩充的方法来满足存储器系统对字长的要求。2023/2/340第40页，本讲稿共77页例例1 用用 1K4 的的2114芯片构成芯片构成 lK8 的存储器系统。的存储器系统。由于芯片的容量为由于芯片的容量为1K，故满足存储器系统的容量要求。，故满足存储器系统的容

33、量要求。但由于每个芯片只能提供但由于每个芯片只能提供4位数据，故需用位数据，故需用2片这样的芯片，片这样的芯片，它们分别提供它们分别提供4位数据至系统的数据总线，以满足存储器系统位数据至系统的数据总线，以满足存储器系统的字长要求。的字长要求。这种扩展存储器的方法就称为位扩展这种扩展存储器的方法就称为位扩展适用于多种芯片，如可以用适用于多种芯片，如可以用8 8片片2164A(64K1)2164A(64K1)组成组成64K864K8的的存储器等存储器等。2023/2/341第41页，本讲稿共77页.A11A10译码器A9A9A0A0WRWEI/OI/OCS2114(1).D0D3D4D7A9A0W

34、EI/OI/OCS2114(2).8088Y0M/IO地 址 码地址范围A15 A12 A11 A10 A9A0 0 0 0 00000H 0 0 1 103FFH2023/2/342第42页，本讲稿共77页2存储器芯片的字扩充 如果存储器芯片的字长符合存储器系统的要求，但如果存储器芯片的字长符合存储器系统的要求，但其容量太小，可使用多片存储器芯片进行字扩充。其容量太小，可使用多片存储器芯片进行字扩充。例例2 用用2K8的的2716存存储储器器芯芯片片组组成成8K8的的存存储储器器系系统。统。由由于于每每个个芯芯片片的的字字长长为为8位位，满满足足存存储储器器系系统统的的字字长长要求。但每个芯

35、片容量为要求。但每个芯片容量为2K故需用故需用4片片2716进行进行 字扩充。字扩充。2023/2/343第43页，本讲稿共77页2023/2/344第44页，本讲稿共77页地 址 码A15 A13 A12 A11 A10 A9 A0地址范围芯片编号0 0 0 0 0 0 0 0 0 0 0 1 1 10000H 07FFH2716-10 0 0 1 0 0 00 0 0 1 1 1 10800H0FFFH2716-20 0 1 0 0 0 00 0 1 0 1 1 11000H17FFH2716-30 0 1 1 0 0 00 0 1 1 1 1 11800H1FFFH2716-4根据硬件连

36、线图存储器的地址分配范围如下：2023/2/345第45页，本讲稿共77页3同时进行位扩充与字扩充同时进行位扩充与字扩充 在在有有些些情情况况下下，存存储储器器芯芯片片的的字字长长和和容容量量均均不不符符合合存存储储器器系系统统的的要要求求，需需要要用用多多片片存存储储器器芯芯片片同同时时进进行行位位扩充和字扩充，以满足系统的要求。扩充和字扩充，以满足系统的要求。例例3 用用1K4的的2114芯片组成芯片组成2K8的存储器系统。的存储器系统。2023/2/346第46页，本讲稿共77页例例4 一个存储器系统包括一个存储器系统包括2K RAM和和8K ROM，分，分别用别用1K4的的2114芯片

37、和芯片和2K8的的2716芯片组成。要求芯片组成。要求ROM的地址从的地址从1000H开始，开始，RAM的地址从的地址从3000H开始。开始。试完成硬件连线及相应的地址分配表。试完成硬件连线及相应的地址分配表。2023/2/347第47页，本讲稿共77页一.利用门电路进行地址译码A9A8A6A3A2A1A7A5A4A0AENCSA9 A8 A7 A6 A5 A4 A3 A2 A1 A0 AEN 1 1 0 1 0 0 1 1 1 0 0经过译码后的端口号地址为：34EH2023/2/348第48页，本讲稿共77页 二.译码器进行地址译码 地址译码器常用地址译码器常用74LS138，它的引脚和功

38、能表如图所示。，它的引脚和功能表如图所示。74LS138有三个使能端有三个使能端G1=1、G2A =0 和和G2B=0；3个译码输入端个译码输入端 C、B、A 决定决定 8 个输出端的状态。个输出端的状态。2023/2/349第49页，本讲稿共77页 三.组合电路译码电路A15 A14 A13 A12 A111 0 0 00Y001Y110Y211Y38000H87FFH8800H8FFFH9000H97FFH9800H9FFFH2023/2/350第50页，本讲稿共77页四.二级译码电路A15 A14 A13 A12 A111 0 0 00Y001Y110Y211Y38000H87FFH88

39、00H8FFFH9000H97FFH9800H9FFFH2023/2/351第51页，本讲稿共77页线选方式：使用12根地址线与门电路组合产生片选信号。特点：线路简单，但地址重叠区多。部分译码方式：使用多根地址线与译码器组合产生片选信号。特点：要有译码器，但仍存在地址重叠区。全译码方式：使用全部地址线与译码器组合产生片选信号。特点：要有译码器，无地址重叠区。译码方式：2023/2/352第52页，本讲稿共77页1 设计设计 一个存储器系统，一个存储器系统，CPU为为8088，RAM为为16K，ROM为为2K；地址从；地址从4000H开始，开始，ROM在高位地址，在高位地址，RAM在低位地址，在

40、低位地址，现有两种芯片：现有两种芯片：2K8的的EPROM芯片芯片2716和和8K8的静态的静态RAM芯片芯片 6264。画出硬件连接图画出硬件连接图 写出各芯片的地址范围。写出各芯片的地址范围。2023/2/353第53页，本讲稿共77页2用用64K*1位芯片构成位芯片构成2MB存储器系统存储器系统 芯片数目芯片数目=()块块()块的块的A1接在一起，每接在一起，每()块的块的D1接在一起。接在一起。每每()块的片选信号接在一起。块的片选信号接在一起。选用选用()个输入，个输入，()个输出的译码器控制芯片。一个译个输出的译码器控制芯片。一个译码器输出控制码器输出控制()芯片的片选信号。芯片的

41、片选信号。片内寻址需片内寻址需()条地址线，选片寻址需条地址线，选片寻址需()条地址线。条地址线。25625632325816582023/2/354第54页，本讲稿共77页 8086系统中字长是16位，1M字节分为2个512K的存储体，一个存储体中的都是偶数地址，叫偶体，另一个都是奇数地址，叫做奇体。如下图所示。2023/2/355第55页，本讲稿共77页 访问一个存储体，只需19位地址，用A 1 A 19 ，剩下一位 A0 用来区分访问那个存储体。A0=0 时为访问偶存储体，A0=1 时为访问奇存储体。信号：由该信号和A0的代码组合和控制读写操作，见下表A0操作（读或写）00从偶地址开始，

42、同时访问2存储体，读写一个字01只访问奇地址存储体或I/O端口，读写高位字节10只访问偶地址存储体或I/O端口，读写低位字节11无操作2023/2/356第56页，本讲稿共77页4.5.1 主存Cache的层次结构目前计算机使用的内存主要为动态RAM，它具有价格低，容量大的特点，但由于是用电容存储信息，所以存取速度难以提高，在半导体存储器中，双极型静态RAM的存取速度可与CPU速度处于同一数量级，但这种RAM价格较贵，功耗大，集成度低，要达到与动态RAM相同的容量时，其体积就比较大，也就不可能将存储器都采用静态RAM。因此就产生出一种分级处理的办法，即在主存和CPU之间加一个容量相对小的双极型

43、静态RAM作为高速缓冲存储器(简称Cache)4.5 高速缓冲存储器Cache2023/2/357第57页，本讲稿共77页对大量典型程序的运行情况分析结果表明，在一个较短的时间内，由程序产生的地址往往集中在存储器逻辑地址空间的很小范围内。数据的这种集中倾向虽不如指令明显，但对数组的存储和访问以及工作单元的选择也可以使存储器地址相对集中。这种对局部范围的存储器地址频繁访问，而对此范围以外的地址则访问甚少的现象，称为程序访问的局部性。根据程序的局部性原理，在主存和CPU之间设置Cache，把正在执行的指令地址附近的一部分指令或数据的副本从主存装入Cache中，供CPU在一段时间内使用，是完全可行的

44、。2023/2/358第58页，本讲稿共77页管理这两级存储器的部件为管理这两级存储器的部件为Cache控制器控制器(82385)，CPU和主存之间的数据传输都必须经过和主存之间的数据传输都必须经过Cache控制器，控制器，Cache控制器将来自控制器将来自CPU的数据读写请求，转向的数据读写请求，转向Cache存存储器，如果数据在储器，如果数据在Cache中，则中，则CPU对对Cache进行操作，进行操作，称为一次称为一次命中命中。命中时，。命中时，CPU从从Cache中读中读(写写)数据。数据。由于由于Cache速度速度与与CPU速度相匹配，速度相匹配，因此因此不需要插入不需要插入等待状态

45、等待状态。目前，大容量目前，大容量的的 Cache存储器存储器使使CPU访问访问Cache的的命中率高达命中率高达90至至99，大大提高了大大提高了CPU访问数据的速度，提高了系统的性能。访问数据的速度，提高了系统的性能。2023/2/359第59页，本讲稿共77页若数据块不在若数据块不在Cache中，称为一次失败（不命中）。中，称为一次失败（不命中）。如果是做读操作，则如果是做读操作，则CPU需从主存读取信息的同时，需从主存读取信息的同时，Cache替换部件把该地址所在的那块存储内容从主存拷贝替换部件把该地址所在的那块存储内容从主存拷贝到到Cache中。中。如果是做写操作，如果是做写操作，很

46、多计算机系统很多计算机系统只向主存写入只向主存写入信息，不必同时信息，不必同时把这个地址单元所在的整块内容调入把这个地址单元所在的整块内容调入Cache存储器。存储器。这时，这时，CPU必须在其机器周期中插入等待周期。必须在其机器周期中插入等待周期。2023/2/360第60页，本讲稿共77页4.5.2 Cache的基本工作原理的基本工作原理 对典型程序的运行情况分析结果表明，存在着对局部范围的存储器地址访问频繁，对典型程序的运行情况分析结果表明，存在着对局部范围的存储器地址访问频繁，而对此范围以外的地址则访问甚少的现象，称为而对此范围以外的地址则访问甚少的现象，称为程序访问的局部性程序访问的

47、局部性。设置。设置Cache可可将正在执行的指令地址附近的一部分指令或数据从主存装入将正在执行的指令地址附近的一部分指令或数据从主存装入Cache中，供中，供CPU在一段时在一段时间内使用，可提高指令执行的速度。间内使用，可提高指令执行的速度。Cache存储器存放主存中的一部分程序块和数据块的存储器存放主存中的一部分程序块和数据块的副本副本，是以，是以块为单位块为单位的存储方的存储方式。每一块加有一个式。每一块加有一个标记标记，指明它是主存的哪一块副本，指明它是主存的哪一块副本，Cache的容量和块的大小是影的容量和块的大小是影响响Cache效率的重要因素，常用效率的重要因素，常用“命中率命中

48、率”来测量来测量Cache的效率。的效率。在在Pentum以后的以后的CPU中，集成了数据中，集成了数据Cache和指令和指令Cache，与主机板上的，与主机板上的Cache存储器形成存储器形成两级两级Cache结构结构。第一、二级。第一、二级Cache结合，提高了命中率，加快了处理速度，结合，提高了命中率，加快了处理速度，使使CPU对对Cache的操作命中率高达的操作命中率高达98以上。以上。2023/2/361第61页，本讲稿共77页4.5.3 Cache的基本操作 Cache作为存储器，具有两种基本操作，即读操作和写操作。CPU读操作时分两种情形：一是需要的数据已在Cache存储器中，只

49、需直接访问Cache存储器；另一种是需要的数据未装入Cache，CPU需从主存读取信息。同时，Cache替换部件把该地址所在的存储内容块从主存拷贝到Cache中。CPU写操作时也分两种情形：一是命中时，将新的内容写入Cache存储器中，并同时写入主存，保证主存和副本内容一致，这种方法称写直达法或称通过式写(简称通写法)。考虑到写入的数据往往是中间结果，每次都写入主存很浪费时间，于是设计成每次只向Cache写入，并用标志加以注明，直到Cache中被写过的块要被新进入Cache的信息块取代时，才一次性写回主存。这种方法称为回写法。2023/2/362第62页，本讲稿共77页4.5.34.5.34.

50、5.34.5.3地址映象地址映象地址映象地址映象：为了把信息放到：为了把信息放到Cache中，必须应用某种函数把主存地址映象到中，必须应用某种函数把主存地址映象到Cache中定位。中定位。地址变换地址变换：当信息按这种映象关系装入：当信息按这种映象关系装入CacheCache后，系统在执行程序时，应将主后，系统在执行程序时，应将主存地址变换为存地址变换为CacheCache地址，这个变换过程叫做地址变换。地址，这个变换过程叫做地址变换。Cache中的一个存储块要与主存中的若干个存储块相对应，即若干个主存地中的一个存储块要与主存中的若干个存储块相对应，即若干个主存地址将映象成同一个址将映象成同一