微机原理 第五章 存储器精品文稿.ppt

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1、微机原理 第五章 存储器第1页，本讲稿共88页主要内容一、存储器的主要性能指标一、存储器的主要性能指标二、存储器的分类二、存储器的分类三、内存的基本组成三、内存的基本组成四、存储系统的层次结构四、存储系统的层次结构五、五、SRAM和和DRAM六、存储器的接口设计六、存储器的接口设计七、七、cache八、虚拟存储器八、虚拟存储器第2页，本讲稿共88页一、存储器的主要性能指标一、存储器的主要性能指标存储器性能指标主要有五项：存储器性能指标主要有五项：容量、速度、功耗、可靠性、集成度。容量、速度、功耗、可靠性、集成度。1 1、存储器容量、存储器容量 2 2、存取速度、存取速度 3 3、功耗、功耗 4

2、 4、可靠性、可靠性 5 5、集成度、集成度第3页，本讲稿共88页1、存储器容量、存储器容量v存储器容量存储器容量:通常计算机编址单元是字节通常计算机编址单元是字节/字二个字节定义成一个字），字二个字节定义成一个字），存储器的容量是指一个存储器中单元总数，用字数或字存储器的容量是指一个存储器中单元总数，用字数或字节数表示节数表示。也可以用二进制位（也可以用二进制位（bitbit）来表示。）来表示。如如64K64K字字=64K16=64K16位，位，512KB512KB（B B表示字节）表示字节）=512K8=512K8位。位。外存为了表示更大的容量，采用外存为了表示更大的容量，采用MBMB、G

3、BGB、TBTB等。等。其中其中:1KB=2 1KB=2 1010B B，1MB=21MB=220 20 B B，1GB=2 1GB=2 3030B B，1TB=21TB=2 40 40B B第4页，本讲稿共88页2、存取速度、存取速度v存取速度：存取速度：存储器的存取速度存储器的存取速度:是指访问（读是指访问（读/写）一次存储器所需要的时间。写）一次存储器所需要的时间。常用存储器的存取时间常用存储器的存取时间(Memory Access Time)(Memory Access Time)和存储周期表示，和存储周期表示，MOSMOS工艺的存储器存取周期数为数十工艺的存储器存取周期数为数十 -数

4、百数百nSnS，双极型双极型RAMRAM存取周期最快可达存取周期最快可达10nS10nS以下，以下，一般存储周期略大于存取时间，一般存储周期略大于存取时间，其差别取决于主存的物理实现细节。其差别取决于主存的物理实现细节。第5页，本讲稿共88页 3.功耗维持功耗维持功耗操作功耗操作功耗 4.4.可靠性可靠性指指存储器对电磁场及温度等变化的抗干挠能力存储器对电磁场及温度等变化的抗干挠能力 5.集成度集成度指单位毫米芯片上集成的存储电路数指单位毫米芯片上集成的存储电路数第6页，本讲稿共88页二、二、存储器分类存储器分类1 1按用途分类按用途分类2 2按存储器存取方式不同按存储器存取方式不同3.3.按

5、适用的机器类型按适用的机器类型第7页，本讲稿共88页第8页，本讲稿共88页1 1按用途分类按用途分类按存储器用途可以分为主存储器和辅助存储器。按存储器用途可以分为主存储器和辅助存储器。主存储器（主存储器（Main MemoryMain Memory）主存又称内存，主存又称内存，用来存放计算机正在执行的或经常使用来存放计算机正在执行的或经常使用的程序和数据用的程序和数据。CPUCPU可以直接对它进行访问可以直接对它进行访问，一般是，一般是由半导体存储器构成，通常装在主板上，存取速度快，由半导体存储器构成，通常装在主板上，存取速度快，但容量有限，但容量有限，其大小受地址总线位数的限制。其大小受地址

6、总线位数的限制。如在如在80868086系统中，系统中，有有2020条地址总线，条地址总线，CPUCPU可以寻址内存可以寻址内存1MB1MB空间，空间，用来存放系统软件及当前运行的应用软件。用来存放系统软件及当前运行的应用软件。第9页，本讲稿共88页 辅助存储器（辅助存储器（External MemoryExternal Memory）辅助存储器又称外存，辅助存储器又称外存，是主存的后援，是主存的后援，一般不安装在主机板一般不安装在主机板上，属计算机的外部设备。上，属计算机的外部设备。辅存是为弥补内存容量的不足而配置的，辅存是为弥补内存容量的不足而配置的，用来存放不经常用来存放不经常使用的程序

7、和数据，需要时成批调入主存供使用的程序和数据，需要时成批调入主存供CPUCPU使用，使用，CPUCPU不能不能直接访问它。直接访问它。最广泛使用的外存是磁盘、光盘等。辅存容量大，成本低，最广泛使用的外存是磁盘、光盘等。辅存容量大，成本低，所存储信息既可以修改也可以长期保存，但存取速度慢。所存储信息既可以修改也可以长期保存，但存取速度慢。外存需要配置专门的驱动设备才能完成对它的访问，如硬盘、软外存需要配置专门的驱动设备才能完成对它的访问，如硬盘、软盘驱动器等。盘驱动器等。第10页，本讲稿共88页计算机工作时存储器工作情况：计算机工作时存储器工作情况：一般由内存一般由内存ROMROM中引导程序启动

8、系统，中引导程序启动系统，从外存储器读取系统程序和应用程序，从外存储器读取系统程序和应用程序，送到内存送到内存RAMRAM中；中；程序运行时中间结果放在程序运行时中间结果放在RAMRAM中，中，程序运行结束时将结果存入外存。程序运行结束时将结果存入外存。第11页，本讲稿共88页2按存储器存取方式不同按存储器存取方式不同 对内、外存储器进行进一步分类：对内、外存储器进行进一步分类：外存储器分类外存储器分类 内存储器按使用属性分类内存储器按使用属性分类第12页，本讲稿共88页外存储器信息存取方式特点例如顺序存取存储器SAM以文件或数据形式按顺序存取磁带不同地址读/写需时间不同。容量大,价格低存取速

9、度慢。直接存取存储器DAM先指向一个小区（如一个磁道），在小区内顺序检索存取信息时间与地址有关磁盘、外存储器分类外存储器分类 顺序存取存储器顺序存取存储器SAMSAM（Sequential Access MemorySequential Access Memory）直接存取存储器直接存取存储器DAMDAM（Direct Access MemoryDirect Access Memory）第13页，本讲稿共88页、内存储器按使用属性分类内存储器按使用属性分类 内存储器种类繁多，按使用属性分为内存储器种类繁多，按使用属性分为:随机存取存储器随机存取存储器RAM（Random Access Memo

10、ry）只读存储器只读存储器 ROM（Read Only Memory）第14页，本讲稿共88页随机存取存储器随机存取存储器RAM（Random Access Memory）SRAM SRAM 静态静态RAM(Static RAMRAM(Static RAM)DRAMDRAM动态动态RAMRAM（Dynamic RAMDynamic RAM）IRAMIRAM组合组合RAMRAM NVRAMNVRAM非易失性随机读写存储器非易失性随机读写存储器第15页，本讲稿共88页随机存取存储器随机存取存储器RAM（Random Access Memory）v随机存取存储器随机存取存储器RAMRAM（Rando

11、m Access MemoryRandom Access Memory）：）：RAMRAM也也称读写存储器，对该存储器内部的任何一个存储单元，既可以称读写存储器，对该存储器内部的任何一个存储单元，既可以读出（取），也可以写入（存）；读出（取），也可以写入（存）；存取用的时间与存储单元所在的物理地址无关；存取用的时间与存储单元所在的物理地址无关；主要用作主存，也可作为高速缓存使用；主要用作主存，也可作为高速缓存使用；通常说的内存容量均指通常说的内存容量均指RAMRAM容量。容量。一般一般RAMRAM芯片掉电时信息将丢失，芯片掉电时信息将丢失，目前有内带电池芯片，掉电后信息不丢失的目前有内带电池芯

12、片，掉电后信息不丢失的RAMRAM，称为非易，称为非易失性失性RAMRAM（NVRAMNVRAM）。）。微机中大量使用微机中大量使用MOSMOS型（按制造工艺分成型（按制造工艺分成MOSMOS型和双极型）型和双极型）RAMRAM芯片。芯片。按集成电路内部结构不同，按集成电路内部结构不同，RAMRAM又可以分为静态又可以分为静态RAMRAM和动和动态态RAMRAM。第16页，本讲稿共88页随机存取存储器RAM分类表内存特点用途用作主存高速缓存RAM细分SRAM 静态RAMDRAM动态RAM信息存取方式掉电时信息丢失，存取时间与物理地址无关集成度低，结构复杂，功耗大，不需刷新，速度非常快，读（取）

13、/写入（存）（六个MOS管组成1位）读/写（一个晶体管、电容组成1位）信息10-3或10-6 mS后自动消失必须周期性地刷新，集成度高，成本低，功耗低，必须外加刷新电路。PC机标准存储器IRAM组合RAM读/写，刷新逻辑电路和DRAM集成在一起，动态RAM集成度，又不要刷新。标准存储器读/写，由静态RAM和E2PROM共同构成。用于掉电保护及存放重要信息。正常情况如同静态RAM，掉电及电源故障瞬间信息保存在E2PROM中。NVRAM非易失性随机读写存储器第17页，本讲稿共88页DRAMFP DRAM：又叫快页内存EDO DRAM：EDO RAMExtended Date Out RAM外扩充数

14、据模式存储器SDRAM（同步DRAM)SIMM是Single-In Line Memory Module的简写，即单边接触内存模组,72线DIMM是Dual In-Line Memory Module的简写，即双边接触内存模组，168线DDR-SDRAM：DDR SDRAM（Double Data Rate DRAM）或称之为SDRAMRambus DRAM：数据宽度16bit，频率400MHzSLDRAM(SyncLink DRAM,同步链接内存）Virtual Channel DRAM：Virtual Channel“虚拟信道”第18页，本讲稿共88页只读存储器只读存储器ROM（Read

15、Only Memory）v 只读存储器只读存储器ROM ROM：ROMROM中存储器的信息是在使用之前或制作时写入的，作为一中存储器的信息是在使用之前或制作时写入的，作为一种固定存储；种固定存储；运行时只能随机读出，不能写入；运行时只能随机读出，不能写入；电源关断，信息不会丢失，属于非易失性存储器件；电源关断，信息不会丢失，属于非易失性存储器件；常用来存放不需要改变的信息。常用来存放不需要改变的信息。如操作系统的程序（如操作系统的程序（BIOSBIOS）或用户固化的程序。）或用户固化的程序。第19页，本讲稿共88页ROMROM按集成电路内部结构不同可分为五种：按集成电路内部结构不同可分为五种：

16、掩膜编程掩膜编程ROMROM（Mask programmed ROMMask programmed ROM）PROMPROM可编程可编程ROM(Programable ROM)ROM(Programable ROM)EPROM EPROM光可擦除光可擦除PROMPROM（Erasable Erasable Programable ROMProgramable ROM）E E2 2PROMPROM电可擦除电可擦除PROMPROM（Electrically Electrically Erasable PROMErasable PROM）Flash MemoryFlash Memory快速电擦写存储

17、器快速电擦写存储器第20页，本讲稿共88页ROM 掩膜ROM内容只能读出，不能改变.半导体厂家用掩膜技术写入程序成本低，适用于批量生产不适用研究工作 PROM可编程ROM内容只能读出，不能改变.用户使用特殊方法进行编程，只能写一次，一次编程不能修改。适用于批量生产不适用研究工作EPROM光可擦除PROM固化程序用紫外线光照515分钟擦除，擦除后可以重新固化新的程序和数据。用户可以对芯片进行多次编程和擦除。适用于研究工作不适用于批量生产。E2PROM电可擦除PROM实现全片和字节擦写改写，作为非易失性RAM使用。集成度和速度不及EPROM，价格高，擦写在原系统中在线进行。Flash Memory

18、快速电擦写存储器可以整体电擦除（时间1S）和按字节重新高速编程。CMOS 低功耗；编程快编程快（每个字节编程（每个字节编程100s100s 整个芯片0.5s）；擦写次数多（通常可达到10万）与E2PROM比较：容量大、价格低、可靠性高等优势。用于PC机内装操作系统和系统不能丢失初始功能的专门领域。需要周期性地修改被存储的数据表的场合。内存细分信息存取方式特点用途只读存储器ROM分类第21页，本讲稿共88页按适用的机器类型台式机：速度、容量笔记本：散热服务器：稳定手持设备：体积第22页，本讲稿共88页三、三、内存的基本组成内存的基本组成内存是一种接收、保存和取出信息（程序、数据、文件）的设备；内

19、存是一种接收、保存和取出信息（程序、数据、文件）的设备；一种具有记忆功能的部件一种具有记忆功能的部件；是计算机的重要组成部分，是；是计算机的重要组成部分，是CPUCPU最重最重要的系统资源之一要的系统资源之一。CPUCPU与内存的关系如下图所示。与内存的关系如下图所示。第23页，本讲稿共88页DSESSSCSIPPSW标志寄存器执行部件控制电路指令译码器4321数据暂存器数据暂存器AXBXCXDXAHBHCHDHSIDIBPSPALBLCLDL寄存器组指令队列地址总线AB数据总线DB总线总线接口接口控制控制电路电路控制总线CB运算器地址加法器地址译码器、指令1指令2指令3指令4、数据1数据29

20、AH、指令MOV AL,BX包含一个从存储器读操作存储器CPU第24页，本讲稿共88页存储器的结构存储器的结构存储器地址线位数n，存储单元数为N，他们之间的关系为N=2n。地址译码驱动读写放大电路.存储体时序控制线路n位地址总线控制信号线X位数据总线第25页，本讲稿共88页 地址译码驱动电路地址译码驱动电路地址译码驱动电路地址译码驱动电路:用来对地址码进行译码，用来对地址码进行译码，带有一定驱动能力，带有一定驱动能力，作为地址单元选择线。作为地址单元选择线。第26页，本讲稿共88页四、存储系统的层次结构四、存储系统的层次结构1 1程序的局部性原理：程序的局部性原理：P171P171时间局部性时

21、间局部性 空间局部性空间局部性2 2多级存储系统的组成多级存储系统的组成第27页，本讲稿共88页三级层次的存储器结构存储系统的层次结构第28页，本讲稿共88页外存External Memory主存Main Memory高速缓存Cache存储系统的层次结构速速度度容容量量寄存器第29页，本讲稿共88页五、五、SRAM和和DRAM第30页，本讲稿共88页一、静态随机存取存储器（SRAM）构成器件：双极型快速稳定，集成度低，工艺复 杂。MOS速度较双极型低，比DRAM快。特点：存取周期快（双极型10nS,MOS几十-几百nS），不需刷新，外电路简单，基本单元晶体管数目较多，适于小容量。六管基本存储器

22、T1T2双稳态触发器T3T4负载管T5T6控制管特点：非破坏性读出，双稳态保持稳态不用刷新。第31页，本讲稿共88页 SRAM结构框图：地址译码器采用双译码存储矩阵可选用位结构矩阵或字结构矩阵控制逻辑和三态数据缓冲器 通过读/写端和CS片选端控制由I/O电路对存储器单元输入/输出信号。SRAM芯片1KX8bit 结构，10根地 址线，8 根数据线WE、OE 读/写允许线CE 片选端SRAMA0A9WECED0D7OE第32页，本讲稿共88页第33页，本讲稿共88页二、动态RAM（DRAM）基本单元：有4管、3管及单管单管动态RAM基本存储单元原理：通过电容C存储信息缺点：漏电和破坏性读出改进：

23、加刷新放大器，速度几百次/秒改进动态RAM特点：读写操作二次打入 先输RAS，后CAS刷新操作只输入RAS刷新周期不能进行读写操作第34页，本讲稿共88页 DRAM的刷新电容C上高电平保持时间：约2mS刷新时间间隔：2mSDRAM内刷新：矩阵内一行行地进行，刷新一行的时间为刷新周期。刷新控制：由读写控制电路系统地完成DRAM刷新注：读写过程也有刷新功能，但是随机的，不保证所有RAM单元都能经读写刷新。刷新控制器(图6-5)；协调完成前述DRAM特点中三项。构成：地址多路器 刷新地址计数器 刷新定时器 仲裁电路 定时发生器第35页，本讲稿共88页刷新定时器定时发出刷新请求 CPU发出读/写申请定

24、时发生器按刷新或读写要求提供RAS、CAS和 WE给DRAM芯片。地址多路器 CPU地址转换为行地址，列地址分两次送入DRAM芯片，实现两次打入。先RAS，后CAS 刷新地址计数器产生行扫地址，由RAS打入，无列扫地址。仲裁电路对优先权仲裁。注意在刷新周期不接受CPU的申请。第36页，本讲稿共88页六、六、存储器芯片的存储器芯片的接口设计接口设计了解各种常用存储器芯片接口特性是用户设计微机存储了解各种常用存储器芯片接口特性是用户设计微机存储器系统的基础，器系统的基础，存储器芯片的接口特性存储器芯片的接口特性:实质上就是了解它与实质上就是了解它与CPUCPU总线相关的信号线的功能及工作时序总线相

25、关的信号线的功能及工作时序,以便实现以便实现存储器芯片上信号线与存储器芯片上信号线与CPUCPU三大总线的连接，构成微机三大总线的连接，构成微机的存储器系统。的存储器系统。因此本节分二个层次介绍存储器芯片：因此本节分二个层次介绍存储器芯片：1 1、介绍存储器与、介绍存储器与CPUCPU总线相关的信号线总线相关的信号线2 2、存储器芯片与、存储器芯片与CPUCPU的连接方式。的连接方式。第37页，本讲稿共88页1、存储器、存储器与与CPU总线相关的信号线总线相关的信号线存储器件与存储器件与CPUCPU相关信号线一般包括三种：相关信号线一般包括三种：（1 1）、地址线（入）、地址线（入）（2 2）

26、、数据线（入出）、数据线（入出）（3 3）、控制线（入）、控制线（入）第38页，本讲稿共88页（1）、地址线）、地址线AnA0存储器芯片的存储单元数取决于地址线的位数。存储器芯片的存储单元数取决于地址线的位数。地址线地址线A An n A A0 0AnAn为最高位（为最高位（MSBMSB），），A A0 0是最低有效位（是最低有效位（LSBLSB），），下标下标n n总比地址引脚数少总比地址引脚数少1 1。对于对于1KB1KB的存储器有的存储器有1010条地址引脚（条地址引脚（A A9 9 A A0 0），），用来选择用来选择10241024个存储单元；个存储单元；具有具有1111条地址总线的

27、芯片（条地址总线的芯片（A A1010 A A0 0），就有），就有20482048个存储单元个存储单元供使用，供使用，而对于而对于8088CPU PC8088CPU PC机，具有机，具有2020位（位（A A1919 A A0 0）地址总线，直接）地址总线，直接进行选择存储单元可以达进行选择存储单元可以达1MB1MB。一般存储器件信息是以二进制一般存储器件信息是以二进制0 0或或1 1形式存取。形式存取。第39页，本讲稿共88页（2）、数据线（入出）、数据线（入出）数据线（数据线（O O7 7 O O0 0或或I IO O7 7 I IO O0 0）ROMROM芯片有一组可以进行输出的数据总

28、线（芯片有一组可以进行输出的数据总线（O O7 7 O O0 0）RAMRAM芯片有一组可以进行输入输出的数据总线芯片有一组可以进行输入输出的数据总线 （I IO O7 7 I IO O0 0）其中：其中：O O7 7 或或 I IO O7 7为最高位为最高位MSBMSB；O O0 0或或I IO O0 0为最低位为最低位LSBLSB。用于存（写）取（读）数据。用于存（写）取（读）数据。数据总线数据总线8 8位意味着一个存储单元存放位意味着一个存储单元存放8 8位（位（1 1个字节）数据，个字节）数据，当然还有当然还有3232位、位、1616位、位、4 4位位1 1位等总线宽度的存储器芯片位等

29、总线宽度的存储器芯片。第40页，本讲稿共88页（3）、控制线（入）、控制线（入）控制线随着芯片不同而不同：控制线随着芯片不同而不同：ROMROM控制线控制线 SRAMSRAM控制线控制线第41页，本讲稿共88页 ROM控制线控制线ROMROM芯片提供两个控制输入信号：芯片提供两个控制输入信号：芯片允许芯片允许 ，输出允许输出允许 。1 1 使该芯片处于低功耗备用模式；使该芯片处于低功耗备用模式；0 0 该芯片被选中，使该芯片被选中，使O O7 7 O O0 0处于允许状态；处于允许状态；=1 =1 输出被禁止输出被禁止,O,O7 7 O O0 0处于高阻；处于高阻；=0 =0 允许允许O O7

30、 7 O O0 0正常输出。正常输出。由此可见，使由此可见，使ROMROM能有效地操作必须使能有效地操作必须使 =0=0。第42页，本讲稿共88页 SRAM控制线控制线静态静态RAM(SRAM)RAM(SRAM)提供三个控制输入信号提供三个控制输入信号:芯片允许芯片允许 输出允许输出允许 写允许写允许 无论对无论对SRAMSRAM进行读或写数据时，必须使进行读或写数据时，必须使 =0=0。向向SRAMSRAM写数据时，写数据时，=0=0、=0=0、=1=1，将将I/OI/O7 7 I/O I/O0 0 配置为输入，实现存储器写操作。配置为输入，实现存储器写操作。从从SRAMSRAM读出数据时，

31、读出数据时，=1=1、=0=0、=0=0，I IO O7 7 I IO O0 0 为非高阻态，实现对存储器读操作。为非高阻态，实现对存储器读操作。注意注意:0 0 不能存在。不能存在。1 1 数据线处于高阻抗状态，数据线处于高阻抗状态，即不能读即不能读/不能写。不能写。第43页，本讲稿共88页(3).DRAMDRAM存储器存储器动态动态RAM(DRAM)RAM(DRAM)以电荷形式存储信息的器件。以电荷形式存储信息的器件。以以INTEL2164INTEL2164为例为例21642164为为64K164K11616根地址分为两组根地址分为两组 RASRAS（行地址有效）时，（行地址有效）时，A0

32、A0A7A7有效有效 CASCAS（列地址有效）时，（列地址有效）时，A8A8A15A15有效有效DINDIN为数据输入，为数据输入，DOUTDOUT为数据输出为数据输出21642164内部有内部有4 4个个128128128128的存贮矩阵的存贮矩阵DRAMDRAM必须在必须在2ms2ms内对所有内存单元刷新内对所有内存单元刷新RASRAS作为刷新的选通信号作为刷新的选通信号刷新时按行进行，且数据线不起作用刷新时按行进行，且数据线不起作用 2164A0A15 DINDOUTWERASCAS第44页，本讲稿共88页芯片地址线与芯片地址线与CPUCPU的低地址总线相连，以确定存储器片内地址的低地

33、址总线相连，以确定存储器片内地址，剩下剩下CPUCPU的高位地址通过地址译码产生片选控制信号。的高位地址通过地址译码产生片选控制信号。存储器芯片的选择原则确定好电路结构以后，存储器芯片的选择应尽量选用容量相同的芯片存储器芯片连接原则第45页，本讲稿共88页2 2、存储器芯片与、存储器芯片与CPUCPU的连接的连接设计步骤设计步骤 (1)(1)根据设计需求，确定存储器的选型和数量根据设计需求，确定存储器的选型和数量存储器的存取速度与存储器的存取速度与CPU时序之间的配合时序之间的配合存储器的电平信号与存储器的电平信号与CPU的电平配合的电平配合容量大小的计算容量大小的计算 (2)(2)根据地址的

34、要求，设计地址线的连接方式根据地址的要求，设计地址线的连接方式芯片地址线与芯片地址线与CPU的低地址总线相连，以确定存储器片内地址，剩的低地址总线相连，以确定存储器片内地址，剩下下CPU的高位地址通过地址译码产生片选控制信号。的高位地址通过地址译码产生片选控制信号。（3 3）设计）设计存储器数据线的连接方式存储器数据线的连接方式数据线连接数据线连接驱动电路设计驱动电路设计（4 4）设计控制线的连接方式设计控制线的连接方式片选信号片选信号读读/写信号写信号第46页，本讲稿共88页8086的引脚GNDAD14AD0NMIINTRCLKGNDVCCAD15A16/S3A17/S4A18/S5A19/

35、S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DEN(S0)INTA(QS1)12403938373433323130292827262524232221RESETREADYTESTALE(QS0)DT/R(S1)3635AD1141718192015163AD13.第47页，本讲稿共88页设计需求设计需求设计一个2K x 8位的存储器，与8088CPU相连。分别使用：读写存储器读写存储器RAMRAM21142114芯片（芯片（1K 1K 4 4位位/片）片）61166116芯片（芯片（2K 2K 8 8位位/片）片）第48页，本

36、讲稿共88页 1.读写存储器读写存储器RAMRAM（21142114芯片）芯片）21142114的引脚和逻辑符号如下图示：的引脚和逻辑符号如下图示：A0 A9I/O1 I/O42114写允许 WE片选 CS第49页，本讲稿共88页21142114与与8088CPU8088CPU的连接的连接要求利用要求利用 21142114组成容量为组成容量为2K2K 8 8的存储器的存储器1 1容量设计：容量设计：21142114数据线位数为数据线位数为4 4位位,8088 CPU,8088 CPU数据总线是数据总线是8 8位的，位的，2K2K容量的存储器用容量的存储器用4 4片片21142114实现。实现。

37、2 2地址线地址线需要需要1010位位,即即A A0 0A A9 9。因为因为21142114存储单元数为存储单元数为1K(21K(21010=1024)=1024)单元单元3 3数据线数据线2 2片片21142114做为一组，构成做为一组，构成8 8位，连接到数据线位，连接到数据线4 4控制线控制线片选信号：片选信号：CSCS读读/写信号写信号:WE:WE 第50页，本讲稿共88页2114与CPU的连接A0 A9A0 A9A0 A9A0 A9A0 A9CSCSCSCSWEWEWEWED3D0D7D4D7D4D3D02114211421142114D7D0CPUA19 A10IO/M1K1KW

38、RDBABCB片片选选译译码码 地址总线数据总线控制总线第51页，本讲稿共88页 2.读写存储器RAM（6116芯片）A10 A0I/O0 I/O76116写使能WE输出使能OE片选CS6116存储芯片为2K 8位引脚图如下要求利用 6116组成容量为2K8的存储器第52页，本讲稿共88页61166116与与8088CPU8088CPU的连接的连接要求利用要求利用 61166116组成容量为组成容量为2K2K 8 8的存储器，该存储器的地址是的存储器，该存储器的地址是A0000h-A07FFhA0000h-A07FFh1 1容量设计：容量设计：61166116数据线位数为数据线位数为8 8位位

39、,8088 CPU,8088 CPU数据总线是数据总线是8 8位的，位的，2K2K容量的存储器用容量的存储器用1 1片片61166116即可实现。即可实现。2 2地址线地址线需要需要1111位位,即即A A0 0A A1010。因为。因为61166116存储单元数为存储单元数为2K(22K(21111=2048)=2048)单元单元3 3数据线数据线8 8位位I/OI/O引脚可连接到数据线引脚可连接到数据线4 4控制线控制线片选信号：片选信号：CSCS读读/写信号写信号:WE:WE输出使能信号输出使能信号:OE:OE 第53页，本讲稿共88页CPU6116与CPU的连接D7 D0A19 A0W

40、RRDM/IO6116CSD7 D0A10 A0第54页，本讲稿共88页CPUD7 D06116与CPU的连接A10 A06116WEOECSD7 D0A10 A0WRRDM/IO11片片选选译译码码A19 A11问题：总线驱动能力不够问题：总线驱动能力不够第55页，本讲稿共88页数据总线驱动器74LS245 （8位双向三态总线驱动器）引脚图真值表存储器写存储器写 =0,=0,则则 =1,DIR=1,AB=1,DIR=1,AB存储器读存储器读 =1,=1,即即 =0,DIR=0,BA=0,DIR=0,BA第56页，本讲稿共88页6116与74LS245的连接74LS245ADIRGB存储器写存

41、储器写 DIR=1,ABDIR=1,AB存储器读存储器读 DIR=0,BADIR=0,BACPUD7 D0A10 A06116WEOECSD7 D0A10 A0WRRDM/IO11片片选选译译码码A19 A11第57页，本讲稿共88页74LS245ADIRGB存储器写存储器写 DIR=1,ABDIR=1,AB存储器读存储器读 DIR=0,BADIR=0,BA6116与74LS245的连接CPUD7 D0A10 A06116WEOECSD7 D0A10 A0WRRDM/IO11片片选选译译码码A19 A11问题：如何让该存储芯问题：如何让该存储芯片的地址范围在片的地址范围在A0000h-A07F

42、FhA0000h-A07FFh之间之间第58页，本讲稿共88页要求存储地址为：要求存储地址为：A0000A07FFH1010 0000 0000 0000 00001010 0000 0111 1111 1111A19 A11A10 A0第59页，本讲稿共88页片选信号译码常用的译码器有以下三种常用的译码器有以下三种 与非门译码器与非门译码器 38译码器（译码器（74LS138）PLD可编程译码器可编程译码器第60页，本讲稿共88页与非门&74LS308个输入端1个输出端要使得输出端为0，必须全部的输入端都为1任何一个输入端为0,则输出为1第61页，本讲稿共88页74LS245ADIRGBCP

43、UD7 D0A10 A06116WEOECSD7 D0A10 A0WRRDM/IO11片片选选译译码码A19 A11与非门的译码电路&74LS30第62页，本讲稿共88页74LS245ADIRGB与非门的译码电路CPUD7 D0A10 A06116WEOECSD7 D0A10 A0WRRDM/IO11&74LS301A19A18A16A17A15A13A14A12101000000A11第63页，本讲稿共88页作业用6116芯片，设计一个4K*16bit的存储器，连接到8086CPU.要求地址范围从B1000h开始。第64页，本讲稿共88页设计需求设计需求设计一个16K x 8位的只读存储器，

44、与8088CPU相连。只读存储器只读存储器ROM以以EPROM 2716(2K 8)。第65页，本讲稿共88页 只读存储器ROM（2716）2716存储芯片为2K 8位其引脚图如下:2716A10 A0D7 D0OE CE/PGMVCC=5V VPP使用5V编程+25V第66页，本讲稿共88页27162716与与8088CPU8088CPU的连接的连接要求利用要求利用 27162716组成容量为组成容量为16K16K 8 8的存储器的存储器1 1容量设计：容量设计：27162716数据线位数为数据线位数为8 8位位,8088 CPU,8088 CPU数据总线是数据总线是8 8位的，位的，2K2

45、K容量的存储器用容量的存储器用8 8片片27162716即可实现。即可实现。2 2地址线地址线需要需要1111位位,即即A A0 0A A1010。因为。因为27162716存储单元数为存储单元数为2K(22K(21111=2048)=2048)单元单元3 3数据线数据线8 8位位I/OI/O引脚可连接到数据线引脚可连接到数据线4 4控制线控制线片选片选/编程信号编程信号:CE/PGM:CE/PGM输出使能信号输出使能信号:OE:OE 第67页，本讲稿共88页 38译码器（74LS138）使能输入选择输入G1G2AG2BCBAY0Y7输出100000Y0=0其余为1100001Y1=0其余为1

46、100010Y2=0其余为1100011Y3=0其余为1100100Y4=0其余为1100101Y5=0其余为1100110Y6=0其余为1100111Y7=0其余为1Y0Y1Y2Y3Y4Y5Y6Y7G1G2AG2BCBA第68页，本讲稿共88页08000FFFH38003FFFH000007FFH用74LS138全译码实现真值表00 0000 000011 1111 111100 0000 000011 1111 111100 0000 000011 1111 1111A12A11 A130 00 0 00 0 10 0 1 1 1输出A10A9 A0地址范围只Y0=0只Y1=0只Y7=00

47、101010 0A15 A14A12A11A13A14IO/MA1574LS138G1G2AG2BCBAY0Y1Y2Y3Y4Y5Y6Y7000007FFH08000FFFH100017FFH18001FFFH200027FFH28000FFFH300037FFH38003FFFH第69页，本讲稿共88页存储器地址：存储器地址：FC000FC7FFH FC800FCFFFH FF800FFFFFH111111y0y7第70页，本讲稿共88页七 高速缓冲存储器（Cache）第71页，本讲稿共88页七 高速缓冲存储器（Cache）用Cache来解决CPU与内存之间的速度差。CPU-Cache-DRA

48、M-外存 Cache工作原理：程序访问在时空上的局部性。Cache设计思想：把经常访问的代码和数据保存到SRAM组成的高速缓冲存储器中，把不常访问的代码和数据保存到大容量DRAM中，使得存储器系统的价格降低，而访存时间接近零等待。多层次存储器结构如图第72页，本讲稿共88页Cache的工作原理Cache对CPU而言是透明的，CPU送出的仍是主存地址Cache的容量远远小于主存，只有很小一部分主存的内容保存在cache中。需要判断需要访问的内存数据是否在cache中。检索成功，则将内存地址转换为cache地址，到cache中取得数据；否则还需访问主存，并将访问的数据块及附近的内容送到cache中

49、。地址变换Cache的替换算法Cache与主存保持一致第73页，本讲稿共88页 Cache的命中和命中率：CPU访存的内容正好在Cache中就称为命中。命中的几率即命中率。主存和Cache比例与命中率关系：一般主存和Cache比例为1M：4K时命中率为90%。主存（MB）8163264128Cache(KB)3264128256512Cache的数据更新方式：通写式回写式第74页，本讲稿共88页 主存与Cache地址映象的3种基本结构：全相联Cache直接映象Cache组相联Cache第75页，本讲稿共88页全相联映射主存大小：2nCache大小：2mPage大小：2p 例：p=10,m=12

50、,n=14则：Page大小为1kCache大小为4k 主存大小为16k第76页，本讲稿共88页全相联映射1（页）23456789101112131415161（页）234主存(16k)Cache(4k)注：此处为表示方便，将地址简化为编号示意映射表主存页 B Cache页 b114263941页其中Page(1k)表示为:第77页，本讲稿共88页直接映射123456789101112131415161234主存(16k)Cache(4k)映射规则：b=B mod 2m-p此处为：b=B mod 212-10例：B=6 时,b=6 mod 4=2不需要映射表第78页，本讲稿共88页组相联映射1（