半导体存储器补充优秀课件.ppt

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1、半导体存储器补充半导体存储器补充1第1页，本讲稿共52页Intel 2164AIntel 2164A的工作方式与时序的工作方式与时序 读操作读操作在对在对Intel 2164A的读操作过程中，它要接收来自的读操作过程中，它要接收来自CPU的地址信号，经的地址信号，经译码选中相应的存储单元后，把其中保存的一位信息通过译码选中相应的存储单元后，把其中保存的一位信息通过Dout数据输出数据输出引脚送至系统数据总线。引脚送至系统数据总线。从时序图中可以看出，读周期是由行地址选通信号从时序图中可以看出，读周期是由行地址选通信号 有效开始的，要有效开始的，要求行地址要先于求行地址要先于 信号有效，并且必须

2、在信号有效，并且必须在 有效后再维持一段时间。有效后再维持一段时间。同样，为了保证列地址同样，为了保证列地址 的可靠锁存，列地址也应领先于列地址锁存信的可靠锁存，列地址也应领先于列地址锁存信号号 有效，且列地址也必须在有效，且列地址也必须在 有效后再保持一段时间。有效后再保持一段时间。要从指定的单元中读取信息，必须在要从指定的单元中读取信息，必须在 有效后，使有效后，使 也有效。由也有效。由于从于从 有效起到指定单元的信息读出送到数据总线上需要一定的时间，有效起到指定单元的信息读出送到数据总线上需要一定的时间，因此，存储单元中信息读出的时间就与因此，存储单元中信息读出的时间就与 开始有效的时刻

3、有关。开始有效的时刻有关。Intel 2164A的读操作时序如图的读操作时序如图6-3所示。所示。第2页，本讲稿共52页图6-3 Intel 2164A读操作的时序第3页，本讲稿共52页Intel 2164AIntel 2164A的工作方式与时序的工作方式与时序 写操作写操作在在Intel 2164A的写操作过程中，它同样通过地址总线接收的写操作过程中，它同样通过地址总线接收CPU发来的行、列地址信号，选中相应的存储单元后，要选发来的行、列地址信号，选中相应的存储单元后，要选定写入的单元，定写入的单元，和和 必须都有效，而且行地址必须领先必须都有效，而且行地址必须领先 有效有效，列地址同样处理

4、。，列地址同样处理。Intel2164A的写操作时序如图的写操作时序如图6-4所示。所示。4第4页，本讲稿共52页图6-4 Intel 2164A写操作的时序5第5页，本讲稿共52页Intel 2164AIntel 2164A的工作方式与时序的工作方式与时序 读读-修改修改-写操作写操作这种操作的性质类似于读操作与写操作的组合，但它并这种操作的性质类似于读操作与写操作的组合，但它并不是简单地由两个单独的读周期与写周期组合起来，而是不是简单地由两个单独的读周期与写周期组合起来，而是在在 和和 同时有效的情况下，由同时有效的情况下，由 信号控制，先实现读信号控制，先实现读出，待修改之后，再实现写入

5、。出，待修改之后，再实现写入。其操作时序如图其操作时序如图6-5所示。所示。6第6页，本讲稿共52页图6-5 Intel 2164A读-修改-写操作的时序Tds7第7页，本讲稿共52页 刷新操作刷新操作 Intel 2164A内部有4128个读出放大器，在进行刷新操作时，芯片只接收从地址总线上发来的行地址（其中RA7不起作用），由RA0RA6共七根行地址线在四个存储矩阵中各选中一行，共4128个单元，分别将其中所保存的信息输出到4128个读出放大器中，经放大后，再写回到原单元，即可实现512个单元的刷新操作。这样，经过128个刷新周期就可完成整个存储体的刷新。8第8页，本讲稿共52页图6-6

6、Intel 2164A唯有效刷新操作的时序9第9页，本讲稿共52页现代内存条现代内存条FPM DRAMFPM DRAM：Fast Page Mode DRAM快速页面模式动态存储器。EDO DRAM：Extended Data Out DRAM扩展数据输出动态存储器，SDRAM：Synchronous DRAM同步动态存储器10第10页，本讲稿共52页DDRDDR：DDR内存能够提供比传统SDRAM内存快四倍，比DDR内存快两倍的工作频率RDRAMRDRAM：Rambus DRAM高频动态存储器。DDR SDRAMDDR SDRAM：Double Data Rate SDRAM双倍速率同步动态

7、随机存储器11第11页，本讲稿共52页l例6.1 用1K4的2114芯片构成lK8的存储器系统。l分析：由于每个芯片的容量为1K，故满足存储器系统的容量要求。但由于每个芯片只能提供4位数据，故需用2片这样的芯片，它们分别提供4位数据至系统的数据总线，以满足存储器系统的字长要求。1存储器芯片的位扩充存储器芯片的位扩充(位扩展法位扩展法)适用场合：适用场合：存储器芯片的容量满足存储器系统的要求，但其存储器芯片的容量满足存储器系统的要求，但其字长小于存储器系统字长小于存储器系统的要求。的要求。12第12页，本讲稿共52页l设计要点：l将每个芯片的10位地址线按引脚名称一一并联，按次序逐根接至系统地址

8、总线的低10位。l数据线则按芯片编号连接，1号芯片的4位数据线依次接至系统数据总线的D0-D3，2号芯片的4位数据线依次接至系统数据总线的D4-D7。l两个芯片的 端并在一起后接至系统控制总线的存储器写信号（如CPU为8086/8088，也可由 和 M或IO/的组合来承担）。l 引脚也分别并联后接至地址译码器的输出，而地址译码器的输入则由系统地址总线的高位来承担。13第13页，本讲稿共52页当存储器工作时，系统根据高位地址的译码同时选中两个芯片，而地址码的低位也同时到达每一个芯片，从而选中它们的同一个单元。在读/写信号的作用下，两个芯片的数据同时读出，送上系统数据总线，产生一个字节的输出，或者

9、同时将来自数据总线上的字节数据写入存储器。14第14页，本讲稿共52页根据硬件连线图，我们还可以进一步分析出该存储器的地址分配范围如下：（假设只考虑16位地址）地 址 码 芯 片 的 地 址 范 围A15 A12 A11 A10 A9 A0 0 0 0 0 0 0 0 0 H ：0 0 1 1 0 3 F F H表示可以任选值，在这里我们均选0。这种扩展存储器的方法就称为位扩展，它可以适用于多种芯片，如可以用8片2164A组成一个64K8的存储器等。15第15页，本讲稿共52页2存储器芯片的字扩充存储器芯片的字扩充适用场合：存储器芯片的字长符合存储器系统的要求，但其容量太小。例6.2 用2K8

10、的2716存储器芯片组成8K8的存储器系统。分析：由于每个芯片的字长为8位，故满足存储器系统的字长要求。但由于每个芯片只能提供2K个存储单元，故需用4片这样的芯片，以满足存储器系统的容量要求。16第16页，本讲稿共52页l设计要点：同位扩充方式相似l先将每个芯片的11位地址线按引脚名称一 一并联，然后按次序逐根接至系统地址总线的低11位。l将每个芯片的8位数据线依次接至系统数据总线的D0-D7。l两个芯片的 端并在一起后接至系统控制总线的存储器读信号（这样连接的原因同位扩充方式），l它们的 引脚分别接至地址译码器的不同输出，地址译码器的输入则由系统地址总线的高位来承担。17第17页，本讲稿共5

11、2页当存储器工作时，根据高位地址的不同，系统通过译码器分别选中不同的芯片，低位地址码则同时到达每一个芯片，选中它们的相应单元。在读信号的作用下，选中芯片的数据被读出，送上系统数据总线，产生一个字节的输出。18第18页，本讲稿共52页l同样，根据硬件连线图，我们也可以进一步分析出该存储器的地址分配范围如下表：（假设只考虑16位地址）19第19页，本讲稿共52页地 址 码 芯片的地址范围 对应芯片编号A15.A13 A12 A11 A10 A9.A0 0 0 0 0 0 0 0 0 0 H ：2716-1 0 0 1 1 1 0 7 F F H 0 1 0 0 0 0 8 0 0 H ：2716-

12、2 0 1 1 1 1 0 F F F H 1 0 0 0 0 1 0 0 0 H ：2716-3 1 0 1 1 1 1 7 F F H 1 1 0 0 0 1 8 0 0 H ：2716-4 1 1 1 1 1 1 F F F H表示可以任选值，在这里我们均选0。20第20页，本讲稿共52页3同时进行位扩充与字扩充同时进行位扩充与字扩充l适用场合：存储器芯片的字长和容量均不符合存储器系统的要求，这时就需要用多片这样的芯片同时进行位扩充和字扩充，以满足系统的要求。例6.3 用1K4的2114芯片组成2K8的存储器系统。分析：由于芯片的字长为4位，因此首先需用采用位扩充的方法，用两片芯片组成1

13、K8的存储器。再采用字扩充的方法来扩充容量，使用两组经过上述位扩充的芯片组来完成。21第21页，本讲稿共52页l设计要点：l每个芯片的10根地址信号引脚直接接至系统地址总线的低10位，每组两个芯片的4位数据线分别接至系统数据总线的高/低四位。l地址码的A10、A11经译码后的输出，分别作为两组芯片的片选信号，l每个芯片的控制端直接接到CPU的读/写控制端上，以实现对存储器的读/写控制。硬件连线如下图所示22第22页，本讲稿共52页当存储器工作时，根据高位地址的不同，系统通过译码器分别选中不同的芯片组，低位地址码则同时到达每一个芯片组，选中它们的相应单元。在读/写信号的作用下，选中芯片组的数据被

14、读出，送上系统数据总线，产生一个字节的输出，或者将来自数据总线上的字节数据写入芯片组。23第23页，本讲稿共52页同样，根据硬件连线图，我们也可以进一步分析出该存储器的地址分配范围如下：表示可以任选值，在这里我们均选0。地 址 码 芯片的地址范围 对应芯片编号 A15.A13 A12 A11 A10 A9.A0 0 0 0 0 0 0 0 0 H ：2114-1 0 0 1 1 0 3 F F H 0 1 0 0 0 4 0 0 H ：2114-2 0 1 1 1 0 7 F F H24第24页，本讲稿共52页l作业：从以上地址分析可知，此存储器的地址范围是0000H-07FFH。如果系统规定

15、存储器的地址范围从0800H开始，并要连续存放，对以上硬件连线图该如何改动呢？并指出片选控制的译码方式 提示：由于低位地址仍从0开始，因此低位地址仍直接接至芯片组。于是，要改动的是译码器和高位地址的连接。我们可以将两个芯片组的片选输入端分别接至译码器的Y2和Y3输出端，即当A11、A10为10时，选中2114-1，则该芯片组的地址范围为 0800H-0BFFH，而当A11、A10为11时，选中2114-2，则该芯片组的地址范围为 0C00H-0FFFH。同时，保证高位地址为0（即A15-A12为0）。这样，此存储器的地址范围就是0800H-0FFFH了。25第25页，本讲稿共52页例6.4 一

16、个存储器系统包括2K RAM和8K ROM，分别用1K4的2114芯片和2K8的2716芯片组成。要求ROM的地址从1000H开始，RAM的地址从3000H开始。完成硬件连线及相应的地址分配表。分析：该存储器的设计可以参考本节的例6.2和例6.3。所不同的是，要根据题目的要求，按规定的地址范围，设计各芯片或芯片组片选信号的连接方式。整个存储器的硬件连线如下图所示。26第26页，本讲稿共52页27第27页，本讲稿共52页l根据硬件连线图，我们可以分析出该存储器的地址分配范围如下。根据硬件连线图，我们可以分析出该存储器的地址分配范围如下。（假设只考虑（假设只考虑16位地址）位地址）地 址 码 芯片

17、的地址范围 对应芯片编号 0 0 0 1 0 0 0.0 1 0 0 0 H ：2716-1 0 0 0 1 0 1 1.1 1 7 F F HA15 A14 A13 A12 A11 A10 A9.A0 0 0 0 1 1 0 0.0 1 8 0 0 H ：2716-2 0 0 0 1 1 1 1.1 1 F F F H 0 0 1 0 0 0 0.0 2 0 0 0 H ：2716-3 0 0 1 0 0 1 1.1 2 7 F F H 0 0 1 0 1 0 0.0 2 8 0 0 H ：2716-4 0 0 1 0 1 1 1.1 2 F F F H28第28页，本讲稿共52页地 址 码

18、 芯片的地址范围 对应芯片编号续表：A15 A14 A13 A12 A11 A10 A9.A0 0 0 1 1 0 0 0.0 3 0 0 0 H ：2114-1 0 0 1 1 0 1 1.1 3 3 F F H 0 0 1 1 1 0 0.0 3 8 0 0 H ：2114-2 0 0 1 1 1 1 1.1 3 B F F H29第29页，本讲稿共52页EPROM30第30页，本讲稿共52页在读操作时，片选信号应为低电平，输出允许控制信号也为低电平读周期由地址有效开始，经时间TACC后，所选中单元的内容就可由存储阵列中读出，但能否送至外部的数据总线，还取决于片选信号和输出允许信号。时序中

19、规定，必须从有效经过TCE时间以及从有效经过时间TOE，芯片的输出三态门才能完全打开，数据才能送到数据总线。Intel2716读时序图 31第31页，本讲稿共52页闪存的历史闪存的历史 闪存最早的发明者是Intel，在1980年，为了解决EEPROM只能以位（bit）为单位进行写入和删除的慢速和成本高的缺陷，Intel在EEPROM基础上开发出了能以块为单位进行读写的闪存，因此Flash RAM也被称为快擦写存储器。到了1988年，Intel正式推出了NOR型闪存，而日本的东芝公司则在1987年提交了以EEPROM为基础开发的NAND型闪存技术设计，1989年正式推出相关的产品。32第32页，

20、本讲稿共52页NOR技术技术lNOR技术闪速存储器是最早出现的Flash Memory，目前仍是多数供应商支持的技术架构，它源于传统的EPROM器件。l与其它Flash Memory技术相比，具有可靠性高、随机读取速度快的优势。l支持代码本地运行，在擦除和编程操作较少而直接执行代码的场合，尤其是代码（指令）存储的应用中广泛使用。l由于NOR技术Flash Memory的擦除和编程速度较慢，而且很难实现较高的存储密度，尺寸又较大。因此擦除和编程操作所花费的时间很长，在纯数据存储和文件存储的应用中，NOR技术显得力不从心。lNOR型闪存主要用于手机、掌上电脑等需要直接运行代码的场合 l厂商：Int

21、el、AMD+富士通（Spansion）、三星33第33页，本讲稿共52页NAND技术技术NAND技术 Flash Memory具有以下特点：l以页为单位进行读和编程操作，1页为256或512字节；以块为单位进行擦除操作，1块为4K、8K或16K字节。具有快编程和快擦除的功能，其块擦除时间是2ms；而NOR技术的块擦除时间达到几百ms。l数据、地址采用同一总线，实现串行读取。随机读取速度慢且不能按字节随机编程。l芯片尺寸小，引脚少，是位成本(bit cost)最低的固态存储器，突破了每兆字节0.1元的价格限制。l芯片包含有失效块，其数目最大可达到335块（取决于存储器密度）。失效块不会影响有效

22、块的性能，但设计者需要将失效块在地址映射表中屏蔽起来。l无法支持代码本地执行。l厂商：三星、东芝、现代、Intel、富士通基于NAND的存储器可以取代硬盘或其它块设备。34第34页，本讲稿共52页NOR与与NAND的单元结构的单元结构35第35页，本讲稿共52页NOR与与NAND的架构的架构36第36页，本讲稿共52页NOR与与NAND在晶体管连接方式上有明显不同，前者保证了随在晶体管连接方式上有明显不同，前者保证了随机访问能力，后者则有效的缩小了占用空间机访问能力，后者则有效的缩小了占用空间37第37页，本讲稿共52页常见的存储器扩充装置常见的存储器扩充装置lCF扩充装Compact Fla

23、shl所有Windows CE 支持38第38页，本讲稿共52页常见的存储器扩充装置常见的存储器扩充装置lSD扩充装置（Secure Digital）lPanasonic Scandisk Toshiba39第39页，本讲稿共52页常见的存储器扩充装置常见的存储器扩充装置lMemory SticklSony40第40页，本讲稿共52页U盘简介盘简介41第41页，本讲稿共52页USB是由是由Intel、IBM、Microsoft、Compaq、Digital、NEC、Northern Telecom七家公司联合推出七家公司联合推出的一种串行总线规范的一种串行总线规范.USB(Universal

24、Serial Bus)通通用串行总线简介用串行总线简介42第42页，本讲稿共52页1996推出USB1.0版本：低速15MbPs、高速12MbPs20004推出USB2.0版本：低速15MbPs、全速12MbPs、高速达480 MbPs43第43页，本讲稿共52页1即插即用，可自动识别总线上的设备并为其配置软件和硬件资源。2可以动态连接和重新配置外设，支持热插拔功能。3总线上的设备的传输带宽可以从几Kbps到几百Mbps，速率最高可达480Mbpss。一一.USB的主要特点的主要特点44第44页，本讲稿共52页4允许最多达127台USB设备同时操作。5可向USB总线上设备供电，USB设备也可自

25、备电源。6具有很高的容错性能，协议中规定了出错处理和差错恢复机制。此外USB总线还具有使用灵活、性价比高等特点。45第45页，本讲稿共52页红电源线，+5V（4.755.25V）黑地线绿D+白D-注：注：D+、D-为传输数据的信号线，传输的信号为差分信号。D+-D-200mv时，表示传送数据 1；D+-D-200mv时，表示传送数据 0；二接口信号线（二接口信号线（4根）根）46第46页，本讲稿共52页USB是一种串行总线，数据逐位依次传送。USB系统中数据的编码方式为NRZI码，这种编码方式既能保证数据传送的完整性，又不需要独立的时钟信号和数据一起传送 NRZI（Non Return to

26、Zero Invert），即反向不归零码。当遇到0 信号时发生跳变，而遇到1信号时保持不变。数据流中的跳变使解码器可以与收到的数据保持同步，因而不必提供独立的时钟信号。三三USB总线数据编码方式总线数据编码方式47第47页，本讲稿共52页四四USB系统组成系统组成1.硬件：USB主控器/集线器（USBHC/RH），于主机中。USB集线器（USBH）USB设备：Hub设备 功能设备 接在Hub上的外设。48第48页，本讲稿共52页 USB设备驱动程序（客户驱动软件）用于和某一特定的USB设备进行通信，常为操作系统一部分或由厂商提供 USBD USB系统驱动软件 一般捆绑于操作系统，用于实现USB

27、总线的驱动、带宽的分配。HCD（Host controller Driver）主控器驱动程序,完成对USB设备交换的调度。2.软件软件49第49页，本讲稿共52页U U盘的结构盘的结构主要是由USB插头、主控芯片、稳压IC(LDO)、晶振、闪存(FLASH)、PCB板、帖片电阻、电容、发光二极管(LED)等组成。lUSB端口：负责连接电脑，是数据输入或输出的通道。l主控芯片：负责各部件的协调管理和下达各项动作指令，并使计算机将U盘识别为“可移动磁盘”，是U盘的“大脑”。lFLASH芯片：保存数据的实体，其特点是断电后数据不会丢失，能长期保存。lPCB底板：负责提供相应处理数据平台，且将各部件连接在一起 50第50页，本讲稿共52页U盘的结构图盘的结构图 51第51页，本讲稿共52页本章需要掌握的知识重点本章需要掌握的知识重点1.了解半导体存储器的分类和典型的代表芯片应用特点识记2.了解半导体存储器芯片的结构，与地址线、数据线关系容量识记3.掌握部分SRAM、DRAM、EPROM 芯片的引脚功能理解4.SRAM读写原理、DRAM读写和刷新原理、EPROM和EEPROM工作方式理解5.掌握半导体存储器与CPU的连接应用52第52页，本讲稿共52页