数电重修复习时序逻辑电路的分析与设计学习教案.pptx

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1、会计学1数电重修复习时序逻辑电路的分析数电重修复习时序逻辑电路的分析(fnx)与设计与设计第一页，共115页。教学基本(jbn)要求2、熟练掌握时序(sh x)逻辑电路的分析方法1、熟练掌握时序逻辑电路的描述方式及其相互(xingh)转换。3、熟练掌握时序逻辑电路的设计方法4、熟练掌握典型时序逻辑电路计数器、寄存器、移位寄存器的逻辑功能及其应用。5、正确理解时序可编程器件的原理及其应用。6、学会用Virelog HDL设计时序电路及时序可编程逻辑器件的方法。第1页/共115页第二页，共115页。6.1 时序(sh x)逻辑电路的基本概念6.1.1 时序(sh x)逻辑电路的模型与分类6.1.2

2、 时序电路逻辑(lu j)的表达第2页/共115页第三页，共115页。6.1 时序(sh x)逻辑电路的基本概念6.1.1 时序逻辑电路的模型(mxng)与分类1.时序电路的一般化模型(mxng)*电路由组合电路和存储电路组成。*电路存在反馈。结构特征:第3页/共115页第四页，共115页。输出(shch)方程:Of1(I，S)激励(jl)方程:Ef2(I，S)状态方程 :Sn+1f3(E，Sn)表达输出(shch)信号与输入信号、状态变量的关系式表达了激励信号与输入信号、状态变量的关系式表达存储电路从现态到次态的转换关系式第4页/共115页第五页，共115页。2、异步时序电路与同步(tngb

3、)时序电路时序电路同步：存储电路里所有触发器有一个统一的时钟源，它们的状态在同一时刻更新。异步：没有统一的时钟脉冲或没有时钟脉冲，电路的状态更新不是同时发生的。第5页/共115页第六页，共115页。输出(shch)方程激励(jl)方程组 状态(zhungti)方程组1.逻辑方程组6.1.2 时序电路功能的表达方法第6页/共115页第七页，共115页。状态转换真值表100010001100000000YA010100011100010111011101001110输出方程状态方程组2.根据方程组列出 状态转换真值表第7页/共115页第八页，共115页。将状态(zhungti)转换真值表转换为状态

4、(zhungti)表0 1/00 0/11 11 1/00 0/11 01 0/00 0/00 00 1/00 0/10 1状态表A=1A=0状态(zhungti)转换真值表010100011100010111011101001110100010001100000000YA第8页/共115页第九页，共115页。状态表0 1/00 0/11 11 1/00 0/11 01 0/00 0/00 00 1/00 0/10 1A=1A=00/01/00/11/00/11/00/11/03.根据(gnj)状态表画出状态图第9页/共115页第十页，共115页。4.时序(sh x)图 时序逻辑电路的四种描述

5、方式是可以相互(xingh)转换的状态表0 1/00 0/11 11 1/00 0/11 01 0/00 0/00 00 1/00 0/10 1A=1A=0根据(gnj)状态表画出波形图第10页/共115页第十一页，共115页。6.2 时序逻辑电路(lu j din l)的分析6.2.1 分析同步(tngb)时序逻辑电路的一般步骤6.2.2 同步时序逻辑电路分析(fnx)举例第11页/共115页第十二页，共115页。时序逻辑电路(lu j din l)分析的任务：分析时序逻辑电路在输入(shr)信号的作用下，其状态和输出信号变化的规律，进而确定电路的逻辑功能。6.2 时序(sh x)逻辑电路的

6、分析 时序电路的逻辑能是由其状态和输出信号的变化的规律呈现出来的。所以,分析过程主要是列出电路状态表或画出状态图、工作波形图。分析过程的主要表现形式:第12页/共115页第十三页，共115页。6.2.1 分析同步时序逻辑电路的一般(ybn)步骤:1.了解电路(dinl)的组成：电路(dinl)的输入、输出信号、触发器的类型等.确定电路的逻辑(lu j)功能.3.列出状态转换表或画出状态图和波形图；2.根据给定的时序电路图,写出下列各逻辑方程式：()输出方程；()各触发器的激励方程;（3）状态方程:将每个触发器的驱动方程代入其特性方程得状态方程.第13页/共115页第十四页，共115页。例1 试

7、分析如图所示时序电路的逻辑(lu j)功能。6.2.2 同步时序(sh x)逻辑电路分析举例电路是由两个T 触发器组成(z chn)的同步时序电路。解：(1)了解电路组成。第14页/共115页第十五页，共115页。(2)根据(gnj)电路列出三个方程组激励(jl)方程组:T0=AT1=AQ0 输出(shch)方程组:Y=AQ1Q0 将激励方程组代入T触发器的特性方程得状态方程组第15页/共115页第十六页，共115页。(3)根据状态方程组和输出(shch)方程列出状态表Y=A Q1Q00 0/11 1/01 11 1/01 0/01 01 0/00 1/00 10 1/00 0/00 0A=1

8、A=0第16页/共115页第十七页，共115页。(4)画出状态图0 0/11 1/01 11 1/01 0/01 01 0/00 1/00 10 1/00 0/00 0A=1A=0第17页/共115页第十八页，共115页。0 0/11 1/01 11 1/01 0/01 01 0/00 1/00 10 1/00 0/00 0A=1A=0(5)画出时序(sh x)图Y=A Q1Q0第18页/共115页第十九页，共115页。(6)逻辑(lu j)功能分析观察状态图和时序图可知，电路是一个由信号A控制的可控二进制计数(j sh)器。当A=0时停止计数(j sh)，电路状态保持不变；当A=1时，在CP

9、上升沿到来后电路状态值加 1，一旦计数(j sh)到11状态，Y 输出1，且电路状态将在下一个 CP上升沿回到 00。输出信号 Y的下降沿可用于触发进位操作。第19页/共115页第二十页，共115页。例2 试分析(fnx)如图所示时序电路的逻辑功能。电路是由两个JK触发器组成的穆尔(m r)型同步时序电路。解：1.了解电路(dinl)组成。J2=K2=X Q1 J1=K1=1Y=Q2Q1 2.写出下列各逻辑方程式：输出方程激励方程第20页/共115页第二十一页，共115页。J2=K2=X Q1 J1=K1=1将激励方程(fngchng)代入JK触发器的特性方程(fngchng)得状态方程(fn

10、gchng)整理(zhngl)得：FF2FF1第21页/共115页第二十二页，共115页。3.列出其状态(zhungti)转换表，画出状态(zhungti)转换图和波形图Y=Q2Q1 1 11 00 10 0X=1X=0状态转换表1 0/10 0/10 1/01 1/00 0/01 0/01 1/00 1/0第22页/共115页第二十三页，共115页。状态图 1 0/10 0/11 10 1/01 1/01 00 0/01 0/00 11 1/00 1/00 0X=1X=0画出状态图第23页/共115页第二十四页，共115页。根据(gnj)状态转换表，画出波形图。11 0 0 0 1 100

11、1 1 1 1 000 0 1 0 0 101 10 10 0A=1A=0Z10011100110110Q2Q1第24页/共115页第二十五页，共115页。X=0时电路(dinl)功能：可逆计数器 X=1时Y可理解(lji)为进位或借位端。电路(dinl)进行加1计数电路进行减1计数。.确定电路的逻辑功能.第25页/共115页第二十六页，共115页。例3 分析(fnx)下图所示的同步时序电路。激励方程组输出(shch)方程组 Z0=Q0 Z1=Q1 Z2=Q21.根据(gnj)电路列出逻辑方程组:第26页/共115页第二十七页，共115页。得状态方程2.列出其状态表将激励方程代入 D 触发器的

12、特性方程得状态方程1 1 01 1 11 0 01 1 00 1 01 0 10 0 11 0 01 1 00 1 11 0 00 1 00 1 00 0 10 0 10 0 0状态表第27页/共115页第二十八页，共115页。3.画出状态图 1 1 01 1 11 0 01 1 00 1 01 0 10 0 11 0 01 1 00 1 11 0 00 1 00 1 00 0 10 0 10 0 0状态表第28页/共115页第二十九页，共115页。3.画出时序(sh x)图第29页/共115页第三十页，共115页。由状态图可见，电路的有效状态是三位循环码。从时序图可看出，电路正常(zhngc

13、hng)工作时，各触发器的 Q端轮流出现一个宽度为一个 CP周期脉冲信号,循环周期为 3TCP。电路的功能为脉冲分配器或节拍脉冲产生器。4、逻辑(lu j)功能分析第30页/共115页第三十一页，共115页。米利型和穆尔(m r)型时序电路 电路的输出是输入变量 A及触发器输出 Q1、Q0 的函数，这类时序电路亦称为米利型电路 米利型电路第31页/共115页第三十二页，共115页。电路输出仅仅取决于各触发器的状态，而不受电路当时的输入信号影响或没有输入变量，这类电路称为穆尔型电路 穆尔型电路 第32页/共115页第三十三页，共115页。6.3 6.3 同步时序逻辑电路同步时序逻辑电路(lu j

14、 din l)(lu j din l)的的设计设计6.3.1 6.3.1 设计同步时序逻辑电路的一般设计同步时序逻辑电路的一般(ybn)(ybn)步骤步骤6.3.2 6.3.2 同步时序逻辑电路同步时序逻辑电路(lu j din l)(lu j din l)设设计举例计举例第33页/共115页第三十四页，共115页。6.3 6.3 同步时序逻辑电路同步时序逻辑电路(lu j din l)(lu j din l)的的设计设计 同步(tngb)时序逻辑电路的设计是分析的逆过程,其任务是根据实际逻辑问题的要求，设计出能实现给定逻辑功能的电路。6.3.1 6.3.1 设计同步时序逻辑电路设计同步时序逻

15、辑电路(lu j din l)(lu j din l)的的一般步骤一般步骤同步时序电路的设计过程第34页/共115页第三十五页，共115页。(1)根据给定(i dn)的逻辑功能建立原始状态图和原始状态表(2)状态(zhungti)化简-求出最简状态(zhungti)图；合并等价状态，消去多余状态的过程(guchng)称为状态化简等价状态：在相同的输入下有相同的输出，并转换到同一个次态去的两个状态称为等价状态。明确电路的输入条件和相应的输出要求，分别确定输入变量和输出变量的数目和符号。找出所有可能的状态和状态转换之间的关系。根据原始状态图建立原始状态表。第35页/共115页第三十六页，共115页

16、。(3)状态编码(bin m)（状态分配）；(4)选择(xunz)触发器的类型(6)画出逻辑图并检查(jinch)自启动能力。给每个状态赋以二进制代码的过程。根据状态数确定触发器的个数，(5)求出电路的激励方程和输出方程；（M:状态数;n:触发器的个数）2n-1M2n 第36页/共115页第三十七页，共115页。例1 用D触发器设计(shj)一个8421 BCD码同步十进制加计数器。8421码同步(tngb)十进制加计数器的状态表00001001910010001800011110711100110601101010510100010400101100311000100201001000110

17、0000000次 态现 态计数脉冲CP的顺序6.3.2 6.3.2 同步时序同步时序(sh x)(sh x)逻辑电路设计举例逻辑电路设计举例第37页/共115页第三十八页，共115页。000010019100100018000111107111001106011010105101000104001011003110001002010010001100000000次 态现 态计数脉冲CP的顺序(2)确定(qudng)激励方程组0000000100011110011010100010110001001000激励信号D3、D2、D1、D0是触发器初态的函数(hnsh)D3、D2、D1、D0、是触发器

18、初态还是(hi shi)次态的函数？第38页/共115页第三十九页，共115页。画出各触发器激励(jl)信号的卡诺图 0 0 0 0 0 0 1 0 1 0 D3 Q3Q2 0 0 1 0 1 1 0 1 0 0 D2 0 0 1 0 1 0 1 0 1 0 0 1 0 0 1 1 0 0 1 1 0 D0 D1 n Q1Q000011110000111100001111000011110Q3Q2Q1Q0Q1Q0Q3Q20001111000011110Q3Q2Q1Q00001111000011110第39页/共115页第四十页，共115页。画出完全(wnqun)状态图电路(dinl)具有自启动

19、能力(3)画出逻辑图，并检查(jinch)自启动能力第40页/共115页第四十一页，共115页。画出逻辑图第41页/共115页第四十二页，共115页。例2:设计一个串行数据检测器。电路的输入信号X是与时钟脉冲同步(tngb)的串行数据，其时序关系如下图所示。输出信号为Z；要求电路在X信号输入出现110序列时，输出信号Z为1，否则为0。a 初始状态;b A输入(shr)1后;c A输入(shr)11后;d A输入110后。2.）定义输入 输出逻辑状态和每个电路状态的含义；1.）确定输入、输出变量及电路的状态数:输入变量：A状态数：4个输出变量：Z解:(1)根据给定的逻辑功能建立原始状态图和原始状

20、态表第42页/共115页第四十三页，共115页。2.2.状态状态(zhungti)(zhungti)化简化简列出原始状态(zhungti)转换表现态现态次态次态/输出输出A=0A=1aa/0b/0ba/0c/0cd/1c/0da/0b/0现态现态次态输出次态输出A=0A=1aa/0b/0ba/0c/0ca/1c/0abc0/01/00/01/01/00/1第43页/共115页第四十四页，共115页。3、状态(zhungti)分配令 a=00，b=01，c=11，现态现态Q1Q0Q1n+1 Q0n+1 YA=0A=10000/001/00100/011/01100/111/04、选择(xunz)

21、触发器的类型触发器个数:两个。类型：采用对 CP 下降(xijing)沿敏感的 JK 触发器。abc0/01/00/01/01/00/1第44页/共115页第四十五页，共115页。5.5.求激励方程求激励方程(fngchng)(fngchng)和输出方程和输出方程(fngchng)(fngchng)现态现态Q1Q0Q1n+1 Q0n+1 YA=0A=10000/001/00100/011/01100/111/0J=XK=1J=1K=XJ=XK=0J=0K=X状态转换真值表及激励信号K0J0K1J1激励信号YA0000000000101001010000 0100111101 011000111

22、1111100第45页/共115页第四十六页，共115页。卡诺图化简得卡诺图化简得激励激励(jl)(jl)方程方程输出方程输出方程 0 0 0 0 0 1 Y Q1 Q0 A0100110110 0 0 1 0 J1 010Q1QA00011110 0 1 K1 0 1 0 1 0 1 J0 K0 Q1Q0A0001111001AQ0Q101000111100100011110Q0AQ1第46页/共115页第四十七页，共115页。6.6.根据根据(gnj)(gnj)激励方程和输出方程画出逻辑图激励方程和输出方程画出逻辑图,并检查自启动能力并检查自启动能力激励激励(jl)(jl)方程方程输出方程

23、输出方程第47页/共115页第四十八页，共115页。当当 =1010时时100001110/01/00/01/01/00/10/11/0输出方程输出方程能自启动能自启动检查自启动能力检查自启动能力(nngl)(nngl)和输出和输出A A=0=0 =00 =00A A=1=1 =11 =11第48页/共115页第四十九页，共115页。输出方程输出方程修改修改(xigi)(xigi)电路电路第49页/共115页第五十页，共115页。例；用例；用D D 触发器设计状态变化满足触发器设计状态变化满足(mnz)(mnz)下状态图的时序逻辑电路下状态图的时序逻辑电路第50页/共115页第五十一页，共11

24、5页。1、列出原始(yunsh)状态表原始状态表f/1a/0gf/1g/0ff/1a/0ef/1e/0dd/0a/0cd/0c/0bb/0a/0aA=1A=0次态/输出（Sn+1/Y）现态（Sn）第51页/共115页第五十二页，共115页。f/1a/0gf/1g/0ff/1a/0ef/1e/0dd/0a/0cd/0c/0bb/0a/0aA=1A=0次态/输出（Sn+1/Y）现态（Sn）第一次化简状态表f/1e/0ff/1a/0ef/1e/0dd/0a/0cd/0c/0bb/0a/0aA=1A=0次态/输出（Sn+1/Y）现态（Sn）2、状态表化简第52页/共115页第五十三页，共115页。01

25、1/1000/0100011/1100/0011011/0000/0010011/0010/0001001/0000/0000A=1A=0次态/输出（Sn+1/Y）现态（Sn）已分配状态的状态表2、状态(zhungti)编码a=000;b=001;c=010;d=011;e=100最后简化的状态表d/1a/0ed/1e/0dd/0a/0cd/0c/0bb/0a/0aA=1A=0次态/输出（Sn+1/Y）现态（Sn）第53页/共115页第五十四页，共115页。三种状态(zhungti)分配方案状态状态方案方案1自然二进制自然二进制码码方案方案2格雷码格雷码方案方案3“一对一一对一”a0 0 00

26、 0 00 0 0 0 1b0 0 10 0 10 0 0 1 0c0 1 00 1 10 0 1 0 0d0 1 10 1 00 1 0 0 0e1 0 01 1 01 0 0 0 0第54页/共115页第五十五页，共115页。状态(zhungti)转换真值表11101001000000011110111000010110011010100000001001101100001001000100100000000000Y (D0)(D1)(D2)A3、求激励方程(fngchng)、输出方程(fngchng)第55页/共115页第五十六页，共115页。D2 0 0 0 0 0 0 0 1 0 0

27、 Q2Q1 D1 0 0 1 1 0 1 1 0 0 1 D0 0 1 1 0 0 1 1 0 0 1 A Y 0 0 0 0 0 0 1 0 0 1 Q0AQ0AQ2Q1Q2Q1Q0AQ2Q1Q0A0001111000011110000111100001111000011110000111100001111000011110第56页/共115页第五十七页，共115页。画出逻辑电路(lu j din l)第57页/共115页第五十八页，共115页。画出完整(wnzhng)的状态图，检查所设计的计数器能否自启动.第58页/共115页第五十九页，共115页。6.4 异步时序(sh x)逻辑电路的分

28、析一.异步时序(sh x)逻辑电路的分析方法：分析(fnx)步骤:3.确定电路的逻辑功能。2.列出状态转换表或画出状态图和波形图；1.写出下列各逻辑方程式：b)触发器的激励方程；c)输出方程d)状态方程a)时钟方程第59页/共115页第六十页，共115页。（1）分析(fnx)状态转换时必须考虑各触发器的时钟信号作用情况有作用，则令cpn=1；否则cpn=0根据激励信号确定(qudng)那些cpn=1的触发器的次态，cpn=0的触发器则保持原有状态不变。（2）每一次状态转换必须从输入信号所能触发的第一个触发器 开始(kish)逐级确定（3）每一次状态转换都有一定的时间延迟同步时序电路的所有触发器

29、是同时转换状态的，与之不同，异步时序电路各个触发器之间的状态转换存在一定的延迟，也就是说，从现态Sn到次态Sn+1的转换过程中有一段“不稳定”的时间。在此期间，电路的状态是不确定的。只有当全部触发器状态转换完毕，电路才进入新的“稳定”状态，即次态Sn+1。注意:第60页/共115页第六十一页，共115页。例1 分析(fnx)如图所示异步电路1.写出电路(dinl)方程式 时钟(shzhng)方程输出方程激励方程 CP0=CLK求电路状态方程 触发器如有时钟脉冲的上升沿作用时，其状态变化；如无时钟脉冲上升沿作用时，其状态不变。CP1=Q0二.异步时序逻辑电路的分析举例 第61页/共115页第六十

30、二页，共115页。3.3.列状态表、画状态图、波形图列状态表、画状态图、波形图00CP0CP1Q0Q1CP111 10 x11 0100 10 x00 011(X-无触发沿 ,-有触发沿)第62页/共115页第六十三页，共115页。根据状态图和具体触发器的传输(chun sh)延迟时间tpLH和tpHL，可以画出时序图 4.逻辑功能分析该电路是一个(y)异步二进制减计数器，Z信号的上升沿可触发借位操作。也可把它看作为一个(y)序列信号发生器。第63页/共115页第六十四页，共115页。例2 分析如图所示异步时序(sh x)逻辑电路.第64页/共115页第六十五页，共115页。状态方程 时钟(s

31、hzhng)方程 解(1)列出各逻辑(lu j)方程组第65页/共115页第六十六页，共115页。(2)列出 状态表110100010010110100100100000cp0cp1cp2110001111010001011100001101000001001001111110（CP=0表示无时钟(shzhng)下降沿，CP=1表示有时钟(shzhng)下降沿）第66页/共115页第六十七页，共115页。电路(dinl)是一个异步五进制加计数电路(dinl)。(4)逻辑(lu j)功能分析(3)画出状态图第67页/共115页第六十八页，共115页。6.5 若干典型的时序(sh x)逻辑集成电路

32、6.5.1 寄存器和移位(y wi)寄存器6.5.2 计数器第68页/共115页第六十九页，共115页。6.5 若干典型的时序逻辑(lu j)集成电路1、寄存器6.5.1 寄存器和移位(y wi)寄存器寄存器:是数字系统中用来存储代码或数据的逻辑部件(bjin)。它的主要组成部分是触发器。一个触发器能存储1位二进制代码，存储 n 位二进制代码的寄存器需要用 n 个触发器组成。寄存器实际上是若干触发器的集合。第69页/共115页第七十页，共115页。8位CMOS寄存器74HC374脉冲边沿(binyn)敏感的寄存器第70页/共115页第七十一页，共115页。8位CMOS寄存器74HC/HCT37

33、41111110111第71页/共115页第七十二页，共115页。8位CMOS寄存器74LV374高阻HHH高阻LLH存入数据，禁止输出HHL对应内部触发器的状态LLL存入和读出数据Q0Q7DNCP输出内部触发器输 入工作模式第72页/共115页第七十三页，共115页。2、移位(y wi)寄存器移位寄存器是既能寄存数码(shm)，又能在时钟脉冲的作用下使数码(shm)向高位或向低位移动的逻辑功能部件。按移动(ydng)方式分单向移位寄存器双向移位寄存器左移位寄存器移位寄存器的逻辑功能分类移位寄存器的逻辑功能右移位寄存器第73页/共115页第七十四页，共115页。(1)基本(jbn)移位寄存器（

34、a）电路(dinl)串行数据(shj)输入端串行数据输出端并行数据输出端第74页/共115页第七十五页，共115页。D3=Qn2D1=Q0nD0=DSIQ0n+1=DSIQ1n+1=D1=Q0nQ2n+1=D2=Qn1Q3n+1=D3=Qn22、写出激励(jl)方程：3、写出状态方程：(b).工作(gngzu)原理D2=Qn1D0 D2 D1 D3 第75页/共115页第七十六页，共115页。1 0 1 1 0 1 1 0 1 1 0 00 0 0 0 0 0 0FF0 FF1 FF2 FF31CP 后2CP 后3CP 后4CP 后1101 1 Q0n+1=DSIQ1n+1=Q0nQ2n+1=

35、Qn1Q3n+1=Qn21011第76页/共115页第七十七页，共115页。DSI=11010000,从高位开始(kish)输入 经过(jnggu)4 个CP脉冲作用后，从 DS 端串行输入的数码就可以从 Q0 Q1 Q2 Q3并行输出。串入并出 经过7个CP脉冲(michng)作用后，从DSI 端串行输入的数码就可以从DO 端串行输出。串入串出第77页/共115页第七十八页，共115页。（2）典型(dinxng)集成电路内部逻辑图8位移(wiy)位寄存器74HC/HCT164第78页/共115页第七十九页，共115页。2.多功能双向移位(y wi)寄存器多功能移位寄存器工作模式简图（1）工作

36、(gngzu)原理高位移向低位-左移低位移向高位-右移第79页/共115页第八十页，共115页。实现(shxin)多种功能双向移位寄存器的一种方案(仅以FFm为例)S1S0=00S1S0=01高位移(wiy)向低位S1S0=10S1S0=11并入(bn r)不变低位移向高位第80页/共115页第八十一页，共115页。（2）典型集成电路(jchng-dinl)CMOS 4位双向移位寄存器74HC/HCT194 第81页/共115页第八十二页，共115页。74HCT194 的功能表 7D3D2D1D0DI3*DI2*DI1*DI0*HHH6H HLHH5LLLHH4HHHLH3LLHLH2LLH1

37、LLLLLDI3DI2DI1DI0左移DSL右移DSRS0S1行并行输入时钟CP串行输入控制信号清零输 出输 入第82页/共115页第八十三页，共115页。2、计数器的分类(fn li)按脉冲输入方式(fngsh)，分为同步和异步计数器按进位体制，分为(fn wi)二进制、十进制和任意进制计数器按逻辑功能，分为加法、减法和可逆计数器概 述1、计数器的逻辑功能 计数器的基本功能是对输入时钟脉冲进行计数。它也可用于分频、定时、产生节拍脉冲和脉冲序列及进行数字运算等等。6.5.2 计 数 器第83页/共115页第八十四页，共115页。同步(tngb)计数器异步计数器加计数器减计数器可逆计数器二进制计

38、数器非二进制计数器 十进制计数器 任意进制计数器加计数器减计数器可逆计数器二进制计数器非二进制计数器 十进制计数器 任意进制计数器第84页/共115页第八十五页，共115页。(1)异步二进制计数器-4位异步二进制加法(jif)计数器 工作(gngzu)原理1、二进制计数器第85页/共115页第八十六页，共115页。结论(jiln):计数器的功能：不仅可以(ky)计数也可作为分频器。第86页/共115页第八十七页，共115页。如考虑每个触发器都有1tpd的延时，电路会出现(chxin)什么问题？异步计数脉冲(michng)的最小周期 Tmin=n tpd。（n为位数）第87页/共115页第八十八

39、页，共115页。典型(dinxng)集成电路中规模集成电路74HC/HCT393中集成了两个4位异步二进制计数器在 5V、25工作条件下，74HC/HCT393中每级触发器的传输延迟时间典型(dinxng)值为6ns。74HC/HCT393的逻辑(lu j)符号第88页/共115页第八十九页，共115页。Q0在每个CP都翻转(fn zhun)一次Q1仅在Q0=1后的下一个CP到来(doli)时翻转FF0可采用(ciyng)T=1的T触发器FF1可采用T=Q0的T触发器Q3仅在Q0=Q1=Q2=1后的下一个CP到来时翻转FF2可采用T=Q0Q1T的触发器Q2仅在Q0=Q1=1后的下一个CP到来时

40、翻转FF3可采用T=Q0Q1Q2T的触发器4位二进制计数器状态表0000016111111500111140101113000111201101110010110010019000018011107001106010105000104011003001002010001000000Q0Q1Q2Q3进位输出电路状态计数顺序(2)二进制同步加计数器第89页/共115页第九十页，共115页。4位二进制同步(tngb)加计数器逻辑图CE=0保持不变CE=1计数第90页/共115页第九十一页，共115页。4位二进制同步(tngb)加计数器时序图第91页/共115页第九十二页，共115页。(2)典型(di

41、nxng)集成计数器74LVC1612选1数据(shj)选择器第92页/共115页第九十三页，共115页。(2)时序(sh x)图TC=CETQ3Q2Q1Q0第93页/共115页第九十四页，共115页。74LVC161逻辑(lu j)功能表输输 入入输输 出出清零清零 预置预置使能使能时钟时钟预置数据输入预置数据输入计计 数数进进位位CEPCETCPD3D2D1D0Q3Q2Q1Q0TCLLLLLLHLD3D2D1D0D3D2D1D0*HHL保保持持*HHL保保持持LHHHH计计数数*CR的作用？PE的作用？第94页/共115页第九十五页，共115页。例6.5.1 试用(shyng)74LVC1

42、61 构成模216的同步二进制计数器。第95页/共115页第九十六页，共115页。1.异步二-十进制计数器将图中电路按以下两种方式连接：试分析它们的逻辑输出状态。接计数脉冲信号，将 Q0与相连；（1）接计数脉冲信号，将 Q3与相连（2）第96页/共115页第九十七页，共115页。两种连接(linji)方式的状态表计数顺序计数顺序连接方式连接方式1（8421码）码）连接方式连接方式2（5421码）码）Q3Q2Q1Q0Q0Q3Q2Q100000000010001000120010001030011001140100010050101100060110100170111101081000101191

43、0011100第97页/共115页第九十八页，共115页。2.用集成计数器构成(guchng)任意进制计数器 例 用74LVC161构成九进制加计数器。解：九进制计数器应有9个状态，而74 LVC 161在计数过程中有16个状态。如果设法(shf)跳过多余的7个状态，则可实现模9计数器。(1)反馈(fnku)清零法 第98页/共115页第九十九页，共115页。(2)反馈(fnku)置数法 第99页/共115页第一百页，共115页。（1）工作(gngzu)原理置初态Q3Q2Q1Q0=0001，基本(jbn)环形计数器状态图3.环形(hun xn)计数器第一个CP:Q3Q2Q1Q0=0010，第二

44、个CP:Q3Q2Q1Q0=0100，第三个CP:Q3Q2Q1Q0=1000，第四个CP:Q3Q2Q1Q0=0001，第五个CP:Q3Q2Q1Q0=0010，第100页/共115页第一百零一页，共115页。a、电路(dinl)扭环形(hun xn)计数器b、状态表状态编号状态编号Q4Q3Q2Q1Q0000000100001200011300111401111511111611110711100811000910000c、状态图置初态Q3Q2Q1Q0=0001，第101页/共115页第一百零二页，共115页。习题习题(xt)一一n n时序逻辑电路分析（常与触发器结合(jih)在一起出题）n n注意

45、触发器带有置0端R的情况n n例题：电路和输入波形如图所示，画出,的输出波形第102页/共115页第一百零三页，共115页。第103页/共115页第一百零四页，共115页。第104页/共115页第一百零五页，共115页。第105页/共115页第一百零六页，共115页。习题习题(xt)二二分析(fnx)电路为几进制计数器，画出电路的状态转化图第106页/共115页第一百零七页，共115页。解答解答(jid)第107页/共115页第一百零八页，共115页。解答解答(jid)n n000-100-010-110-001-000 同步(tngb)五进制计数器第108页/共115页第一百零九页，共115

46、页。习题习题(xt)三三n n试用上升沿触发的JK触发器设计一同步时序电路，其状态图如下(rxi)图所示，要求电路使用的门电路最少。第109页/共115页第一百一十页，共115页。n n状态(zhungti)转化真值表 第110页/共115页第一百一十一页，共115页。第111页/共115页第一百一十二页，共115页。第112页/共115页第一百一十三页，共115页。习题习题(xt)四四n n试分析试分析(fnx)(fnx)下图所示电路，画出它的状态图，说下图所示电路，画出它的状态图，说明它是几进制计数器。明它是几进制计数器。第113页/共115页第一百一十四页，共115页。解答解答(jid)十进制计数器第114页/共115页第一百一十五页，共115页。