时序电路的分析与设计学习教案.pptx

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1、会计学1时序电路的分析时序电路的分析(fnx)与设计与设计第一页，共106页。2 2、时序电路逻辑、时序电路逻辑(lu j)(lu j)功能的表示方法功能的表示方法时序(sh x)电路的逻辑功能可用逻辑表达式、状态表、卡诺图、状态图、时序(sh x)图和逻辑图6种方式表示，这些表示方法在本质上是相同的，可以互相转换。逻辑(lu j)表达式有：输出方程状态方程激励方程第1页/共106页第二页，共106页。3 3、时序电路的分类、时序电路的分类(fn li)(fn li)（1）根据时钟分类(fn li)同步时序电路中，各个触发器的时钟脉冲相同，即电路中有一个统一的时钟脉冲，每来一个时钟脉冲，电路的

2、状态只改变一次。异步时序电路中，各个触发器的时钟脉冲不同，即电路中没有统一的时钟脉冲来控制电路状态的变化，电路状态改变时，电路中要更新状态的触发器的翻转有先有后，是异步进行的。（2）根据输出分类(fn li)米利型时序电路的输出不仅与现态有关，而且还决定于电路当前的输入。穆尔型时序电路的其输出仅决定于电路的现态，与电路当前的输入无关；或者根本就不存在独立设置的输出，而以电路的状态直接作为输出。第2页/共106页第三页，共106页。电路图电路图时钟方程时钟方程(fngchng)、驱动方程、驱动方程(fngchng)和输出方程和输出方程(fngchng)状态方程状态方程状态图、状状态图、状态表或时

3、序态表或时序(sh x)图图判断电路逻判断电路逻辑辑(lu j)功功能能12356.2 时序逻辑电路的分析时序逻辑电路的分析时序电路的分析步骤：时序电路的分析步骤：时序电路的分析步骤：时序电路的分析步骤：计算计算4第3页/共106页第四页，共106页。例例时钟(shzhng)方程：输出(shch)方程：输出仅与电路(dinl)现态有关，为穆尔型时序电路(dinl)。同步时序电路的时钟方程可省去不写。驱动方程：1写写方方程程式式第4页/共106页第五页，共106页。2求状态方程求状态方程JK触发器的特性(txng)方程：将各触发器的驱动方程(fngchng)代入，即得电路的状态方程(fngchn

4、g)：第5页/共106页第六页，共106页。3计算计算(j sun)、列、列状态表状态表0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 10 1 11 0 11 1 10 0 00 1 01 0 01 1 000001100第6页/共106页第七页，共106页。4画状态图、时序画状态图、时序(sh x)图图状态图状态图第7页/共106页第八页，共106页。5电电路路(dinl)功功能能时时序序(sh x)图图有效循环的6个状态分别是05这6个十进制数字的格雷码，并且在时钟脉冲CP的作用下，这6个状态是按递增规律变化的，即：0000010111111101

5、00000所以(suy)这是一个用格雷码表示的六进制同步加法计数器。当对第6个脉冲计数时，计数器又重新从000开始计数，并产生输出Y1。第8页/共106页第九页，共106页。例例输出(shch)方程：输出与输入(shr)有关，为米利型时序电路。同步(tngb)时序电路，时钟方程省去。驱动方程：1写写方方程程式式第9页/共106页第十页，共106页。2求状态方程求状态方程T触发器的特性(txng)方程：将各触发器的驱动方程(fngchng)代入，即得电路的状态方程(fngchng)：第10页/共106页第十一页，共106页。3计算计算(j sun)、列状态表列状态表第11页/共106页第十二页，

6、共106页。45电电路路(dinl)功功能能由状态(zhungti)图可以看出，当输入X 0时，在时钟脉冲CP的作用下，电路的4个状态(zhungti)按递增规律循环变化，即：0001101100当X1时，在时钟脉冲CP的作用下，电路的4个状态(zhungti)按递减规律循环变化，即：0011100100可见，该电路既具有递增计数功能，又具有递减计数功能，是一个2位二进制同步可逆计数器。画画状状态态图图时时序序(sh x)图图第12页/共106页第十三页，共106页。例例电路没有(mi yu)单独的输出，为穆尔型时序电路。异步时序电路，时钟(shzhng)方程：驱动(q dn)方程：1写写方方

7、程程式式第13页/共106页第十四页，共106页。2求状态方程求状态方程D触发器的特性(txng)方程：将各触发器的驱动(q dn)方程代入，即得电路的状态方程：第14页/共106页第十五页，共106页。3计算计算(j sun)、列状态表列状态表第15页/共106页第十六页，共106页。45电路电路(dinl)功能功能由状态图可以看出(kn ch)，在时钟脉冲CP的作用下，电路的8个状态按递减规律循环变化，即：000111110101100011010001000电路具有递减计数功能，是一个3位二进制异步减法计数器。画状态图、时序画状态图、时序(sh x)图图第16页/共106页第十七页，共1

8、06页。设计设计(shj)要求要求原始原始(yunsh)状态状态图图最简状最简状态图态图画电画电路图路图检查电检查电路路(dinl)能否自能否自启动启动12466.3 时序逻辑电路的设计方法时序逻辑电路的设计方法时序电路的设计步骤：时序电路的设计步骤：时序电路的设计步骤：时序电路的设计步骤：选触发器，求时钟、选触发器，求时钟、输出、状态、驱动输出、状态、驱动方程方程5状态状态分配分配3化简第17页/共106页第十八页，共106页。例例1建立建立(jinl)原始原始状态图状态图设计一个(y)按自然态序变化的7进制同步加法计数器，计数规则为逢七进益，产生一个(y)进位输出。状态状态(zhungti

9、)化简化简2状态分配状态分配3已经最简。已是二进制状态。第18页/共106页第十九页，共106页。4选触发器，求时钟、输出选触发器，求时钟、输出(shch)、状态、驱、状态、驱动方程动方程因需用3位二进制代码，选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。由于(yuy)要求采用同步方案，故时钟方程为：输出(shch)方程：第19页/共106页第二十页，共106页。状态方程状态方程状态方程状态方程不化简，以便(ybin)使之与JK触发器的特性方程的形式一致。第20页/共106页第二十一页，共106页。比较，得驱动(q dn)方程：电电路路图图5第21页/共106页第二十二

10、页，共106页。检查电路检查电路(dinl)能否能否自启动自启动6将无效状态(zhungti)111 代入状态(zhungti)方程计算：可见111 的次态为有效(yuxio)状态000，电路能够自启动。第22页/共106页第二十三页，共106页。设计一个串行数据检测(jin c)电路，当连续输入3个或3个以上1时，电路的输出为1，其它情况下输出为0。例如：输入X101100111011110输入Y000000001000110例例1建立建立(jinl)原始原始状态图状态图S0S1S2S3设电路(dinl)开始处于初始状态为S0。第一次输入1时，由状态S0转入状态S1，并输出0；1/0X/Y若

11、继续输入1，由状态S1转入状态S2，并输出0；1/0如果仍接着输入1，由状态S2转入状态S3，并输出1；1/1此后若继续输入1，电路仍停留在状态S3，并输出1。1/1电路无论处在什么状态，只要输入0，都应回到初始状态，并输出0，以便重新计数。0/00/00/00/0第23页/共106页第二十四页，共106页。原始状态图中，凡是在输入相同时，输出相同、要转换到的次态也相同的状态，称为等价状态。状态化简就是将多个等价状态合并(hbng)成一个状态，把多余的状态都去掉，从而得到最简的状态图。状态状态(zhungti)化简化简2状态状态(zhungti)分配分配3所得原始状态图中，状态S2和S3等价。

12、因为它们在输入为1时输出都为1，且都转换到次态S3；在输入为0时输出都为0，且都转换到次态S0。所以它们可以合并为一个状态，合并后的状态用S2表示。S0=00S1=01S2=10第24页/共106页第二十五页，共106页。4选触发器，求时钟选触发器，求时钟(shzhng)、输出、状态、驱、输出、状态、驱动方程动方程选用2个CP下降沿触发(chf)的JK触发(chf)器，分别用FF0、FF1表示。采用同步方案，即取：输出(shch)方程状态方程第25页/共106页第二十六页，共106页。比较，得驱动(q dn)方程：电电路路图图5检查电路检查电路(dinl)能否自能否自启动启动6将无效状态11代

13、入输出(shch)方程和状态方程计算：电路能够自启动。第26页/共106页第二十七页，共106页。例例设计(shj)一个异步时序电路，要求如右图所示状态图。4选触发器，求时钟选触发器，求时钟(shzhng)、输出、状态、输出、状态、驱动方程驱动方程选用3个CP上升(shngshng)沿触发的D触发器，分别用FF0、FF1、FF2表示。输出方程第27页/共106页第二十八页，共106页。次态卡诺图时钟(shzhng)方程：FF0每输入一个(y)CP翻转一次，只能选CP。选择时钟脉冲的一个基本原则选择时钟脉冲的一个基本原则选择时钟脉冲的一个基本原则选择时钟脉冲的一个基本原则(yunz)(yunz)

14、：在满足翻转要求的条件下，触发沿越少越好。：在满足翻转要求的条件下，触发沿越少越好。：在满足翻转要求的条件下，触发沿越少越好。：在满足翻转要求的条件下，触发沿越少越好。FF1在t2、t4时刻翻转，可选 Q0。FF2在t4、t6时刻翻转，可选 Q0。第28页/共106页第二十九页，共106页。第29页/共106页第三十页，共106页。电电路路图图5检查电路检查电路(dinl)能否能否自启动自启动6将无效状态110、111代入输出方程(fngchng)和状态方程(fngchng)计算：电路(dinl)能够自启动。特性方程：第30页/共106页第三十一页，共106页。时序电路小结(xioji)：时时

15、序序电电路路的的特特点点(tdin)(tdin)是是：在在任任何何时时刻刻的的输输出出不不仅仅和和输输入入有有关关，而而且且还还决决定定于于电电路路原原来来的的状状态态。为为了了记记忆忆电电路路的的状状态态，时时序序电电路路必必须须包包含含有有存存储储电电路路。存存储电路通常以触发器为基本单元电路构成。储电路通常以触发器为基本单元电路构成。时时序序电电路路可可分分为为同同步步时时序序电电路路和和异异步步时时序序电电路路两两类类。它它们们的的主主要要区区别别是是，前前者者的的所所有有触触发发器器受受同同一一时时钟脉冲控制，而后者的各触发器则受不同的脉冲源控制。钟脉冲控制，而后者的各触发器则受不同

16、的脉冲源控制。时时序序电电路路的的逻逻辑辑功功能能可可用用逻逻辑辑图图、状状态态方方程程、状状态态表表、卡卡诺诺图图、状状态态图图和和时时序序图图等等6 6种种方方法法来来描描述述，它们在本质上是相通的，可以互相转换。它们在本质上是相通的，可以互相转换。时时序序电电路路的的分分析析，就就是是由由逻逻辑辑图图到到状状态态图图的的转转换换；而而时时序序电电路路的的设设计计，在在画画出出状状态态图图后后，其其余余就就是是由由状状态态图到逻辑图的转换。图到逻辑图的转换。第31页/共106页第三十二页，共106页。6.4 常用常用(chn yn)时序电路时序电路 6.4.1 6.4.1 计数器计数器计数

17、器计数器 6.4.2 6.4.2 寄存器寄存器寄存器寄存器 6.4.3 6.4.3 节拍节拍节拍节拍(jipi)(jipi)脉冲发生器脉冲发生器脉冲发生器脉冲发生器第32页/共106页第三十三页，共106页。6.4.1 计数器计数器一、一、一、一、二进制计数器二进制计数器二进制计数器二进制计数器二、二、二、二、十进制计数器十进制计数器十进制计数器十进制计数器三、三、三、三、NN进制计数器进制计数器进制计数器进制计数器第33页/共106页第三十四页，共106页。在数字电路中，能够记忆(jy)输入脉冲个数的电路称为计数器。计数器二进制计数器十进制计数器N进制计数器加法(jif)计数器同步(tngb

18、)计数器异步计数器减法计数器可逆计数器加法计数器减法计数器可逆计数器二进制计数器十进制计数器N进制计数器第34页/共106页第三十五页，共106页。一、一、二进制计数器二进制计数器1 1、二进制同步、二进制同步(tngb)(tngb)计数器计数器3位二进制同步(tngb)加法计数器选用3个CP下降沿触发的 JK触发器，分别(fnbi)用FF0、FF1、FF2表示。状态图输出方程：时钟方程：第35页/共106页第三十六页，共106页。时序(sh x)图FF0每输入一个(y)时钟脉冲翻转一次FF1在Q0=1时，在下一个CP触发(chf)沿到来时翻转。FF2在Q0=Q1=1时，在下一个CP触发沿到来

19、时翻转。第36页/共106页第三十七页，共106页。电路图由于(yuy)没有无效状态，电路能自启动。推广(tugung)到n位二进制同步加法计数器驱动(q dn)方程输出方程第37页/共106页第三十八页，共106页。3位二进制同步(tngb)减法计数器选用3个CP下降沿触发(chf)的JK触发(chf)器，分别用 FF0、FF1、FF2表示。状态图输出(shch)方程：时钟方程：第38页/共106页第三十九页，共106页。时序(sh x)图FF0每输入(shr)一个时钟脉冲翻转一次FF1在Q0=0时，在下一个 CP触发(chf)沿到来时翻转。FF2在Q0=Q1=0时，在下一个CP触发沿到来时

20、翻转。第39页/共106页第四十页，共106页。电路图由于没有无效状态(zhungti)，电路能自启动。推广到n位二进制同步(tngb)减法计数器驱动(q dn)方程输出方程第40页/共106页第四十一页，共106页。3位二进制同步(tngb)可逆计数器设用U/D表示加减控制信号，且 U/D0时作加计数，U/D 1时作减计数，则把二进制同步加法计数器的驱动方程和U/D相与，把减法计数器的驱动方程和 U/D相与，再把二者相加，便可得到二进制同步可逆计数器的驱动方程。输出(shch)方程第41页/共106页第四十二页，共106页。电路图第42页/共106页第四十三页，共106页。4位集成位集成(j

21、 chn)二进制同步加法计数器二进制同步加法计数器74LS161/163CR=0时异步清零。CR=1、LD=0时同步置数。CR=LD=1且CPT=CPP=1时，按照 4位自然二进制码进行同步二进制计数。CR=LD=1且CPTCPP=0时，计数器状态保持不变。74LS16374LS163 的引脚排列和的引脚排列和的引脚排列和的引脚排列和74LS16174LS161 相同，不同之处是相同，不同之处是相同，不同之处是相同，不同之处是74LS16374LS163 采用同步采用同步采用同步采用同步(tngb)(tngb)清零方式。清零方式。清零方式。清零方式。第43页/共106页第四十四页，共106页。

22、双双4 4位集成二进制同步位集成二进制同步(tngb)(tngb)加法计数器加法计数器CC4520CC4520CR=1时，异步清零(qn ln)。CR=0、EN=1时，在CP脉冲上升沿作用下进行加法(jif)计数。CR=0、CP=0时，在EN脉冲下降沿作用下进行加法计数。CR=0、EN=0或CR=0、CP=1时，计数器状态保持不变。第44页/共106页第四十五页，共106页。4位集成位集成(j chn)二进制同步可逆计数二进制同步可逆计数器器74LS191U/D是加减计数控制端；CT是使能端；LD是异步置数控制端；D0D3是并行数据输入端；Q0Q3是计数器状态输出端；CO/BO是进位借位信号输

23、出端；RC是多个芯片级联时级间串行计数使能端，CT0，CO/BO1时，RCCP，由RC端产生的输出进位脉冲的波形与输入计数脉冲的波形相同。第45页/共106页第四十六页，共106页。4位集成位集成(j chn)二进制同步可逆计数二进制同步可逆计数器器74LS193CR是异步清零端，高电平有效；LD是异步置数端，低电平有效；CPU是加法计数脉冲输入端；CPD是减法计数脉冲输入端；D0D3是并行数据输入端；Q0Q3是计数器状态输出端；CO是进位脉冲输出端；BO是借位脉冲输出端；多个 74LS193 级联时，只要把低位的 CO端、BO端分别与高位的 CPU、CPD连接起来，各个芯片的 CR端连接在一

24、起，LD端连接在一起，就可以了。第46页/共106页第四十七页，共106页。2 2、二进制异步计数器、二进制异步计数器3位二进制异步加法(jif)计数器状态图选用3个CP下降沿触发(chf)的JK触发(chf)器，分别用FF0、FF1、FF2表示。输出(shch)方程：第47页/共106页第四十八页，共106页。时钟(shzhng)方程：时序(sh x)图FF0每输入一个(y)时钟脉冲翻转一次，FF1在Q0由1变0时翻转，FF2在Q1由1变0时翻转。第48页/共106页第四十九页，共106页。3个JK触发器都是在需要翻转时就有下降沿，不需要翻转时没有(mi yu)下降沿，所以3个触发器都应接成

25、T型。驱动(q dn)方程：电路图第49页/共106页第五十页，共106页。3位二进制异步减法(jinf)计数器状态图选用3个CP下降沿触发的JK触发器，分别(fnbi)用FF0、FF1、FF2表示。输出(shch)方程：第50页/共106页第五十一页，共106页。时钟(shzhng)方程：时序(sh x)图FF0每输入(shr)一个时钟脉冲翻转一次，FF1在Q0由0变1时翻转，FF2在Q1由0变1时翻转。第51页/共106页第五十二页，共106页。3个JK触发器都是在需要翻转时就有下降沿，不需要翻转时没有(mi yu)下降沿，所以3个触发器都应接成T型。驱动(q dn)方程：电路图第52页/

26、共106页第五十三页，共106页。二进制异步计数器二进制异步计数器级间连接规律级间连接规律(gul)第53页/共106页第五十四页，共106页。4位集成位集成(j chn)二进制异步加法计数二进制异步加法计数器器74LS197CR=0时异步清零。CR=1、CT/LD=0时异步置数。CR=CT/LD=1时，异步加法计数。若将输入时钟脉冲CP加在CP0端、把Q0与CP1连接起来，则构成 4位二进制即 16进制异步加法计数器。若将 CP加在CP1端，则构成 3位二进制即 8进制计数器，FF0不工作。如果只将 CP加在CP0端，CP1接0或1，则形成 1位二进制即二进制计数器。第54页/共106页第五

27、十五页，共106页。选用4个CP下降沿触发的 JK触发器，分别(fnbi)用FF0、FF1、FF2、FF3表示。二、二、十进制计数器十进制计数器1 1、十进制同步、十进制同步(tngb)(tngb)计数器计数器状态图输出(shch)方程：时钟方程：十进制同步十进制同步加法计数器加法计数器第55页/共106页第五十六页，共106页。状态方程第56页/共106页第五十七页，共106页。电路图比较，得驱动(q dn)方程：将无效状态1010 1111分别(fnbi)代入状态方程进行计算，可以验证在CP脉冲作用下都能回到有效状态，电路能够自启动。第57页/共106页第五十八页，共106页。十进制同步十

28、进制同步(tngb)减法减法计数器计数器选用4个CP下降(xijing)沿触发的JK触发器，分别用FF0、FF1、FF2、FF3表示。状态图输出(shch)方程：时钟方程：第58页/共106页第五十九页，共106页。状态方程次态卡诺图第59页/共106页第六十页，共106页。比较(bjio)，得驱动方程：将无效(wxio)状态1010 1111分别代入状态方程进行计算，可以验证在CP脉冲作用下都能回到有效状态，电路能够自启动。电路图第60页/共106页第六十一页，共106页。十进制同步十进制同步(tngb)可逆可逆计数器计数器集成集成(j chn)十进制同十进制同步计数器步计数器集成十进制同步

29、加法计数器 74160、74162的引脚排列图、逻辑功能示意图与 74161、74163相同，不同的是，74160和74162是十进制同步加法计数器，而 74161和74163是4位二进制（16进制）同步加法计数器。此外，74160和74162的区别是，74160采用(ciyng)的是异步清零方式，而 74162采用(ciyng)的是同步清零方式。74190是单时钟集成十进制同步可逆计数器，其引脚排列图和逻辑功能示意图与74191相同。74192是双时钟集成十进制同步可逆计数器，其引脚排列图和逻辑功能示意图与74193相同。把前面介绍的十进制加法计数器和十进制减法计数器用与或门组合起来，并用U

30、/D作为加减控制信号，即可获得十进制同步可逆计数器。第61页/共106页第六十二页，共106页。选用4个CP上升沿触发(chf)的D触发(chf)器，分别用FF0、FF1、FF2、FF3表示。2 2、十进制异步计数器、十进制异步计数器状态图输出(shch)方程：十进制异步加法十进制异步加法(jif)计数器计数器第62页/共106页第六十三页，共106页。时序(sh x)图时钟(shzhng)方程FF0每输入一个(y)CP翻转一次，只能选CP。选择时钟脉冲的一个基本原则：在满足翻转要求的条件下，触发沿越少越好。选择时钟脉冲的一个基本原则：在满足翻转要求的条件下，触发沿越少越好。选择时钟脉冲的一个

31、基本原则：在满足翻转要求的条件下，触发沿越少越好。选择时钟脉冲的一个基本原则：在满足翻转要求的条件下，触发沿越少越好。FF1在t2、t4、t6、t8时刻翻转，可选 Q0。FF2在t4、t8时刻翻转，可选 Q1。FF3在t8、t10时刻翻转，可选 Q0。第63页/共106页第六十四页，共106页。状态方程第64页/共106页第六十五页，共106页。比较(bjio)，得驱动方程：电路图将无效状态 10101111 分别代入状态方程进行计算，可以验证(ynzhng)在CP脉冲作用下都能回到有效状态，电路能够自启动。第65页/共106页第六十六页，共106页。十进制异步减法十进制异步减法(jinf)计

32、数器计数器选用4个CP上升沿触发的JK触发器，分别(fnbi)用FF0、FF1、FF2、FF3表示。状态图输出(shch)方程：第66页/共106页第六十七页，共106页。时序(sh x)图时钟(shzhng)方程FF0每输入一个(y)CP翻转一次，只能选CP。选择时钟脉冲的一个基本原则：在满足翻转要求的条件下，触发沿越少越好。选择时钟脉冲的一个基本原则：在满足翻转要求的条件下，触发沿越少越好。选择时钟脉冲的一个基本原则：在满足翻转要求的条件下，触发沿越少越好。选择时钟脉冲的一个基本原则：在满足翻转要求的条件下，触发沿越少越好。FF1在t2、t4、t6、t8时刻翻转，可选 Q0。FF2在t4、

33、t8时刻翻转，可选 Q1。FF3在t8、t10时刻翻转，可选 Q0。第67页/共106页第六十八页，共106页。状态方程第68页/共106页第六十九页，共106页。比较，得驱动(q dn)方程：电路图将无效状态(zhungti)1010 1111分别代入状态(zhungti)方程进行计算，可以验证在CP脉冲作用下都能回到有效状态(zhungti)，电路能够自启动。第69页/共106页第七十页，共106页。集集成成(j chn)十十进进制制异异步步计计数数器器74LS90第70页/共106页第七十一页，共106页。三、三、N进制计数器进制计数器1 1、用同步、用同步(tngb)(tngb)清零端

34、或置数端归零构成清零端或置数端归零构成N N进置计数器进置计数器2 2、用异步清零、用异步清零(qn ln)(qn ln)端或置数端归零构成端或置数端归零构成N N进置计数器进置计数器（1）写出状态SN-1的二进制代码。（2）求归零逻辑，即求同步(tngb)清零端或置数控制端信号的逻辑表达式。（3）画连线图。（1）写出状态SN的二进制代码。（2）求归零逻辑，即求异步清零端或置数控制端信号的逻辑表达式。（3）画连线图。利用集成计数器的清零端和置数端实现归零，从而构成按自然态序进行计数的N进制计数器的方法。在前面介绍的集成计数器中，清零、置数均采用同步方式的有74LS163；均采用异步方式的有74

35、LS193、74LS197、74LS192；清零采用异步方式、置数采用同步方式的有74LS161、74LS160；有的只具有异步清零功能，如 CC4520、74LS190、74LS191；74LS90则具有异步清零和异步置9功能。第71页/共106页第七十二页，共106页。用74LS163 来构成(guchng)一个十二进制计数器。（1）写出状态SN-1的二进制代码。（3）画连线(lin xin)图。SN-1S12-1S111011（2）求归零逻辑(lu j)。例例D0D3可随意处理可随意处理D0D3必须都接必须都接0第72页/共106页第七十三页，共106页。用74LS197 来构成(guc

36、hng)一个十二进制计数器。（1）写出状态SN的二进制代码。（3）画连线(lin xin)图。SNS121100（2）求归零逻辑(lu j)。例例D0D3可随意处理可随意处理D0D3必须都接必须都接0第73页/共106页第七十四页，共106页。用74LS161 来构成(guchng)一个十二进制计数器。SNS121100例例D0D3可随意可随意(su y)处理处理D0D3必须必须(bx)都接都接0SN-1S111011第74页/共106页第七十五页，共106页。3 3、提高、提高(t go)(t go)归零可靠性的方法归零可靠性的方法第75页/共106页第七十六页，共106页。第76页/共10

37、6页第七十七页，共106页。4 4、计数器容量、计数器容量(rngling)(rngling)的扩展的扩展异步计数器一般没有专门的进位信号输出端，通常可以用本级的高位输出信号驱动下一级计数器计数，即采用串行进位方式来扩展(kuzhn)容量。100100进制计数器进制计数器进制计数器进制计数器第77页/共106页第七十八页，共106页。6060进制计数器进制计数器进制计数器进制计数器6464进制计数器进制计数器进制计数器进制计数器第78页/共106页第七十九页，共106页。同步计数器有进位或借位(ji wi)输出端，可以选择合适的进位或借位(ji wi)输出信号来驱动下一级计数器计数。同步计数器

38、级联的方式有两种，一种级间采用串行进位方式，即异步方式，这种方式是将低位计数器的进位输出直接作为高位计数器的时钟脉冲，异步方式的速度较慢。另一种级间采用并行进位方式，即同步方式，这种方式一般是把各计数器的CP端连在一起接统一的时钟脉冲，而低位计数器的进位输出送高位计数器的计数控制端。1212位二进制计数位二进制计数位二进制计数位二进制计数(j sh)(j sh)器（慢速计数器（慢速计数器（慢速计数器（慢速计数(j sh)(j sh)方式）方式）方式）方式）第79页/共106页第八十页，共106页。1212位二进制计数位二进制计数位二进制计数位二进制计数(j sh)(j sh)器（快速计数器（快

39、速计数器（快速计数器（快速计数(j sh)(j sh)方式）方式）方式）方式）在此种接线方式中，只要片 1的各位输出都为 1，一旦片 0的各位输出都为 1，片2立即可以接收进位信号进行计数，不会像基本接法中那样，需要经历(jngl)片1的传输延迟，所以工作速度较高。这种接线方式的工作速度与计数器的位数无关。第80页/共106页第八十一页，共106页。计数器小结(xioji)：计数器是一种应用十分广泛的时序电路，除用计数器是一种应用十分广泛的时序电路，除用于计数、分频外，还广泛用于数字测量、运算和控于计数、分频外，还广泛用于数字测量、运算和控制，从小型数字仪表，到大型数字电子计算机，几制，从小型

40、数字仪表，到大型数字电子计算机，几乎无所不在，是任何现代数字系统中不可缺少的组乎无所不在，是任何现代数字系统中不可缺少的组成部分。成部分。计数器可利用触发器和门电路构成。但在实际计数器可利用触发器和门电路构成。但在实际工作中，主要是利用集成计数器来构成。在用集成工作中，主要是利用集成计数器来构成。在用集成计数器构成计数器构成N进制计数器时，需要利用清零端或置进制计数器时，需要利用清零端或置数控制端，让电路跳过某些数控制端，让电路跳过某些(mu xi)状态来获得状态来获得N进制计数器。进制计数器。第81页/共106页第八十二页，共106页。6.4.2 寄存器寄存器一、一、一、一、基本基本基本基本

41、(jbn)(jbn)寄存器寄存器寄存器寄存器二、二、二、二、移位移位移位移位(y wi)(y wi)寄存器寄存器寄存器寄存器 三、三、三、三、寄存器的应用寄存器的应用寄存器的应用寄存器的应用(yngyng)(yngyng)第82页/共106页第八十三页，共106页。在数字电路中，用来(yn li)存放二进制数据或代码的电路称为寄存器。寄存器是由具有存储功能的触发器组合(zh)起来构成的。一个触发器可以存储 1位二进制代码，存放 n位二进制代码的寄存器，需用 n个触发器来构成。按照功能的不同，可将寄存器分为基本寄存器和移位(y wi)寄存器两大类。基本寄存器只能并行送入数据，需要时也只能并行输出

42、。移位(y wi)寄存器中的数据可以在移位(y wi)脉冲作用下依次逐位右移或左移，数据既可以并行输入、并行输出，也可以串行输入、串行输出，还可以并行输入、串行输出，串行输入、并行输出，十分灵活，用途也很广。第83页/共106页第八十四页，共106页。一、一、基本基本(jbn)寄存器寄存器1 1、单拍工作、单拍工作(gngzu)(gngzu)方式基本寄存器方式基本寄存器无论寄存器中原来的内容是什么(shn me)，只要送数控制时钟脉冲 CP上升沿到来，加在并行数据输入端的数据D0D3，就立即被送入进寄存器中，即有：第84页/共106页第八十五页，共106页。2 2、双拍工作、双拍工作(gngz

43、u)(gngzu)方式基本寄存器方式基本寄存器（1）清零。CR=0，异步清零。即有：（2）送数。CR=1时，CP上升沿送数。即有：（3）保持。在 CR=1、CP上升沿以外时间，寄存器内容将保持不变。第85页/共106页第八十六页，共106页。二、二、移位移位(y wi)寄存寄存器器1 1、单向、单向(dn xin)(dn xin)移位寄存器移位寄存器并行(bngxng)输出4位右移移位寄存器时钟方程：驱动方程：状态方程：第86页/共106页第八十七页，共106页。第87页/共106页第八十八页，共106页。并行(bngxng)输出4位左移移位(y wi)寄存器时钟(shzhng)方程：驱动方程

44、：状态方程：第88页/共106页第八十九页，共106页。第89页/共106页第九十页，共106页。单向移位寄存器具有以下主要特点：（1）单向移位寄存器中的数码，在CP脉冲操作下，可以依次右移或左移。（2）n位单向移位寄存器可以寄存n位二进制代码(di m)。n个CP脉冲即可完成串行输入工作，此后可从Q0Qn-1端获得并行的n位二进制数码，再用n个CP脉冲又可实现串行输出操作。（3）若串行输入端状态为0，则n个CP脉冲后，寄存器便被清零。第90页/共106页第九十一页，共106页。2 2、双向移位、双向移位(y wi)(y wi)寄存器寄存器M=0时右移(yu y)M=1时左移第91页/共106

45、页第九十二页，共106页。3 3、集成、集成(j chn)(j chn)双向移位寄存器双向移位寄存器74LS19474LS194第92页/共106页第九十三页，共106页。三、三、寄存器的应用寄存器的应用(yngyng)1 1、环形、环形(hun xn)(hun xn)计数器计数器结构结构结构结构(jigu)(jigu)特点特点特点特点即将FFn-1的输出Qn-1接到FF0的输入端D0。工作原理工作原理工作原理工作原理根据起始状态设置的不同，在输入计数脉冲CP的作用下，环形计数器的有效状态可以循环移位一个1，也可以循环移位一个0。即当连续输入 CP脉冲时，环形计数器中各个触发器的Q端或端，将轮

46、流地出现矩形脉冲。第93页/共106页第九十四页，共106页。能自启动的能自启动的4 4位环形位环形(hun(hun xn)xn)计数器计数器状态图状态图状态图状态图第94页/共106页第九十五页，共106页。由由74LS19474LS194构成构成(guchng)(guchng)的能自启动的能自启动的的4 4位环形位环形计数器计数器时序时序时序时序(sh x)(sh x)图图图图第95页/共106页第九十六页，共106页。2 2、扭环形、扭环形(hun xn)(hun xn)计数器计数器结构结构结构结构(jigu)(jigu)特点特点特点特点状态图状态图状态图状态图即将FFn-1的输出Qn-

47、1接到FF0的输入端 D0。第96页/共106页第九十七页，共106页。能自启动的能自启动的4 4位扭环形位扭环形(hun(hun xn)xn)计数器计数器第97页/共106页第九十八页，共106页。本节小结(xioji)：寄寄存存器器是是用用来来存存放放二二进进制制数数据据或或代代码码的的电电路路，是是一一种种基基本本时时序序电电路路。任任何何现现代代数数字字系系统统都都必必须须把把需需要要处理的数据和代码先寄存起来，以便随时取用。处理的数据和代码先寄存起来，以便随时取用。寄寄存存器器分分为为基基本本寄寄存存器器和和移移位位寄寄存存器器两两大大类类。基基本本寄寄存存器器的的数数据据只只能能并

48、并行行输输入入、并并行行输输出出。移移位位寄寄存存器器中中的的数数据据可可以以在在移移位位脉脉冲冲作作用用下下依依次次逐逐位位右右移移(yu y)或或左左移移，数数据据可可以以并并行行输输入入、并并行行输输出出，串串行行输输入入、串串行行输输出出，并并行行输输入入、串串行行输输出出，串串行行输输入入、并并行输出。行输出。寄寄存存器器的的应应用用很很广广，特特别别是是移移位位寄寄存存器器，不不仅仅可可将将串串行行数数码码转转换换成成并并行行数数码码，或或将将并并行行数数码码转转换换成成串串行行数数码码，还还可可以以很很方方便便地地构构成成移移位位寄寄存存器器型型计计数数器器和和顺序脉冲发生器等电

49、路。顺序脉冲发生器等电路。第98页/共106页第九十九页，共106页。6.4.3 顺序顺序(shnx)脉脉冲发生器冲发生器一、一、一、一、计数计数计数计数(j sh)(j sh)型顺序脉冲发生器型顺序脉冲发生器型顺序脉冲发生器型顺序脉冲发生器二、二、二、二、移位移位移位移位(y wi)(y wi)型顺序脉冲发生器型顺序脉冲发生器型顺序脉冲发生器型顺序脉冲发生器第99页/共106页第一百页，共106页。一、一、计数器型顺序计数器型顺序(shnx)脉冲发脉冲发生器生器在数字电路中，能按一定时间、一定顺序轮流输出(shch)脉冲波形的电路称为顺序脉冲发生器。计数器型顺序脉冲发生器一般(ybn)用按自

50、然态序计数的二进制计数器和译码器构成。顺序脉冲发生器也称脉冲分配器或节拍脉冲发生器，一般由计数器（包括移位寄存器型计数器）和译码器组成。作为时间基准的计数脉冲由计数器的输入端送入，译码器即将计数器状态译成输出端上的顺序脉冲，使输出端上的状态按一定时间、一定顺序轮流为1，或者轮流为0。前面介绍过的环形计数器的输出就是顺序脉冲，故可不加译码电路即可直接作为顺序脉冲发生器。第100页/共106页第一百零一页，共106页。时序时序时序时序(sh x)(sh x)图图图图译码器电路图电路图电路图电路图计数器第101页/共106页第一百零二页，共106页。用集成计数器用集成计数器用集成计数器用集成计数器7