数字逻辑组合逻辑电路学习教案.pptx

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1、会计学1数字数字(shz)逻辑逻辑 组合逻辑电路组合逻辑电路第一页，共111页。25.1 5.1 概述概述概述概述(i sh)(i sh)5.1.1 组合逻辑电路的结构和特点5.1.2 组合逻辑电路的分析方法5.1.3 组合逻辑电路的设计(shj)方法内容(nirng)概要第2页/共111页第二页，共111页。35.1.1 组合组合(zh)逻辑电路的结构和逻辑电路的结构和特点特点n n按照逻辑功能的不同特点，数字电路分为按照逻辑功能的不同特点，数字电路分为(fn wi)(fn wi)两大类：两大类：n n组合逻辑电路和时序逻辑电路组合逻辑电路和时序逻辑电路v组合逻辑电路的特点v由逻辑门电路组成

2、v没有反馈电路和存储(cn ch)电路v当时的输出仅由当时的输入决定速度快v组合逻辑电路是将逻辑门以一定的方式组合在一起，使其具有一定逻辑功能的数字电路。v它是一种无记忆电路任一时刻的输出信号仅取决于该时刻的输入信号，而与信号作用前电路原来所处的状态无关。X0X1Xi-1Y0Y1Yj-1组合逻辑电路组合逻辑电路第3页/共111页第三页，共111页。4组合逻辑电路组合逻辑电路(lu j din l)的表述的表述方法方法n n组合逻辑电路可以用逻辑函数表达式、真值表、卡诺图、逻辑图组合逻辑电路可以用逻辑函数表达式、真值表、卡诺图、逻辑图及波形图分析和表述及波形图分析和表述n n逻辑函数表达式逻辑函

3、数表达式n n一般为与或式，但形式不唯一，通过变换一般为与或式，但形式不唯一，通过变换(binhun)(binhun)可实现用不可实现用不同门电路组成逻辑图；一定程度上可以直接用于自动设计（如同门电路组成逻辑图；一定程度上可以直接用于自动设计（如HDLHDL）的描述）的描述n n真值表真值表n n直观反映变量取值与函数值之间的关系，具有唯一性，有利于自直观反映变量取值与函数值之间的关系，具有唯一性，有利于自动设计（如动设计（如HDLHDL）的描述）的描述n n卡诺图卡诺图n n过去化简逻辑函数的主要工具，现在几乎已不使用过去化简逻辑函数的主要工具，现在几乎已不使用n n逻辑图逻辑图n n直观表

4、示变量之间的逻辑关系，一个逻辑函数表达式可以用不同直观表示变量之间的逻辑关系，一个逻辑函数表达式可以用不同的逻辑图实现；一般只适于简单电路的描述的逻辑图实现；一般只适于简单电路的描述n n波形图波形图n n直观表示输入与输出信号的波形，通过分析波形可以得到真值表直观表示输入与输出信号的波形，通过分析波形可以得到真值表第4页/共111页第四页，共111页。5时序时序(sh x)逻辑逻辑电路电路n n如果某逻辑电路任一时刻的输出如果某逻辑电路任一时刻的输出(shch)(shch)信号不仅取决于当时的输入信信号不仅取决于当时的输入信号，而且还取决于电路原来的状态，则称为时序逻辑电路。号，而且还取决于

5、电路原来的状态，则称为时序逻辑电路。n n时序逻辑电路的特点时序逻辑电路的特点n n由组合逻辑电路和存储电路两部分组成。由组合逻辑电路和存储电路两部分组成。n n具有具有“记忆记忆”功能功能任一时刻的输出任一时刻的输出(shch)(shch)信号不仅取决于该时刻信号不仅取决于该时刻的输入信号，而且还取决于电路原来的状态，即还与以前的输入有关。的输入信号，而且还取决于电路原来的状态，即还与以前的输入有关。X0X1Xi-1Y0Y1Yj-1组合逻辑电路组合逻辑电路存储电路存储电路Q0Ql-1Z0Zk-1第5页/共111页第五页，共111页。65.1.2 组合组合(zh)逻辑电逻辑电路的分析方法路的分

6、析方法n n 组合逻辑电路的分析组合逻辑电路的分析根据给定根据给定(i dni dn)的组合逻辑电的组合逻辑电路，通过分析确定其逻辑功能路，通过分析确定其逻辑功能【例例5.1】分析下图电路分析下图电路AB&Y&A BY0 0 00 111 011 10电路电路(dinl)功能：异或电路功能：异或电路(dinl)逻辑图逻辑图逻辑表达式逻辑表达式真值表真值表电路功能电路功能化简第6页/共111页第六页，共111页。75.1.3 组合逻组合逻辑电路辑电路(lu j din l)的设计的设计方法方法n n组合逻辑组合逻辑(lu j)(lu j)电路的手工设计方法电路的手工设计方法n n逻辑逻辑(lu

7、j)(lu j)抽象抽象确定输入、输出变量，列出真值表确定输入、输出变量，列出真值表n n写出逻辑写出逻辑(lu j)(lu j)函数表达式函数表达式根据真值表写出逻辑根据真值表写出逻辑(lu j)(lu j)函数函数的标准表达式的标准表达式n n逻辑逻辑(lu j)(lu j)化简化简用公式化简法或卡诺图化简法化简为最简逻用公式化简法或卡诺图化简法化简为最简逻辑辑(lu j)(lu j)函数表达式函数表达式n n绘逻辑绘逻辑(lu j)(lu j)图图根据最简逻辑根据最简逻辑(lu j)(lu j)函数表达式画出原理图函数表达式画出原理图逻逻辑辑(lu j)问问题题逻逻辑辑抽抽象象逻辑表逻辑

8、表达式达式逻辑化简逻辑化简v 组合逻辑电路的设计根据给定的功能要求，采用某种设计方法，得到满足功能要求、且最简单的组合逻辑电路。逻辑图逻辑图第7页/共111页第七页，共111页。8组合逻辑电路组合逻辑电路(lu j din l)的自动设计的自动设计方法方法n n 基于基于HDLHDL和和EDAEDA工具的组合逻辑电路的设计方法工具的组合逻辑电路的设计方法n n逻辑抽象逻辑抽象确定输入、输出变量，列出真值表（复杂系统也可确定输入、输出变量，列出真值表（复杂系统也可不写出真值表，而直接用不写出真值表，而直接用HDLHDL的系统级描述方式的系统级描述方式(fngsh)(fngsh)）n nHDLHD

9、L编程编程如用如用casecase语句、语句、if-elseif-else语句，语句，assignassign语句语句n n写出逻辑表达式写出逻辑表达式根据真值表写出逻辑函数的标准表达式根据真值表写出逻辑函数的标准表达式逻逻辑辑问问题题逻逻辑辑抽抽象象HDL编程编程逻辑函数逻辑函数表达式表达式逻辑图逻辑图设设计计输输入入设设计计仿仿真真编编程程下下载载（1）（2）v 有3种途径v（1）逻辑抽象HDL编程（系统级描述(mio sh)，如用case语句或if-else语句）v（2）逻辑抽象写出逻辑函数表达式HDL编程（算法级描述(mio sh)，assign语句）v（3）逻辑抽象写出逻辑函数表达式

10、绘逻辑图（适于简单电路）（3）第8页/共111页第八页，共111页。9组合组合(zh)逻逻辑电路的设计辑电路的设计方法举例方法举例n n分析分析n n余余3BCD3BCD码由每个码由每个8421BCD8421BCD码加上码加上3 3得到，直接列出真值得到，直接列出真值表表n n1010111110101111不会在输入不会在输入(shr)(shr)端出现，作为约束项（输端出现，作为约束项（输入入(shr)(shr)变量取值组合不允许出现或不会出现，或者变量取值组合不允许出现或不会出现，或者出现与否对输出没有影响，这些取值组合代表的最小项出现与否对输出没有影响，这些取值组合代表的最小项称为约束项

11、）处理，对应输出用称为约束项）处理，对应输出用x x表示表示【例【例5.2】8421BCD码转换码转换(zhunhun)为余为余3BCD码的码转换码的码转换(zhunhun)器的器的设计设计码码转转换换器器A3A2A1A0B3B2B1B08421BCD余余3BCDA3 A2 A1 A0B3 B2 B1 B0000000110001010000100101001101100100011101011000011010010111101010001011100111001010 xxxx1011xxxx1100 xxxx1101xxxx1110 xxxx1111xxxx 第9页/共111页第九页，共

12、111页。10HDL编程编程module bcd8421(A,B);module bcd8421(A,B);input3:0 input3:0 A;A;output3:0 output3:0B;B;reg3:0 reg3:0 B;B;always(A)always(A)begin begin casecase(A)(A)0:B=3;1:B=4;0:B=3;1:B=4;2:B=5;3:B=6;2:B=5;3:B=6;4:B=7;5:B=8;4:B=7;5:B=8;6:B=9;7:B=10;6:B=9;7:B=10;8:B=11;9:B=12;8:B=11;9:B=12;default:B=4hx

13、;default:B=4hx;endcaseendcase end endendmoduleendmodulemodule bcd8421_1(A,B);input3:0 A;output3:0B;reg3:0B;always(A)begin if(A Group”命令，在“Group”窗口中为这组信号命名(如D），设置进制。v也可以用“GroupingUngroup”命令将总线信号展开为单个的节点第75页/共111页第七十五页，共111页。用数据用数据(shj)选择选择器设计组合逻辑电器设计组合逻辑电路的方法路的方法（1 1）逻辑抽象）逻辑抽象确定输入、输出变量；确定输入、输出变量；定义逻辑

14、状态的含义；定义逻辑状态的含义；列出真值表。列出真值表。（2 2）写出逻辑函数表达式）写出逻辑函数表达式根据真值表写出逻辑函数的标准表达式根据真值表写出逻辑函数的标准表达式（3 3）选定数据选择器器件）选定数据选择器器件若函数有若函数有MM个输入变量，选择的数据选择器有个输入变量，选择的数据选择器有n n位地址输入，则应取位地址输入，则应取MM n+1n+1，以，以M=n+1M=n+1时器件的利用最充分时器件的利用最充分可以少用一个地址输入可以少用一个地址输入例如例如(lr)(lr)有有4 4个输入变量，可以选择具有个输入变量，可以选择具有3 3位地址输入的数据选择器（位地址输入的数据选择器（

15、8 8选选1 1数据选择器）数据选择器），3 3个输入变量接数据选择器的个输入变量接数据选择器的3 3位地址输入端，位地址输入端，1 1个输入变量接数据输入端个输入变量接数据输入端（4 4）确定输入变量与地址输入端和数据输入端的对应关系）确定输入变量与地址输入端和数据输入端的对应关系将逻辑函数式化为最小项之和的形式，并与数据选择器输出的逻辑函数式对照比较，确将逻辑函数式化为最小项之和的形式，并与数据选择器输出的逻辑函数式对照比较，确定输入变量与地址输入端和数据输入端的对应关系定输入变量与地址输入端和数据输入端的对应关系（5 5）画出逻辑电路图）画出逻辑电路图根据（根据（4 4）进行连线，数据选

16、择器的输出端即所设计的逻辑函数）进行连线，数据选择器的输出端即所设计的逻辑函数76第76页/共111页第七十六页，共111页。数据数据(shj)选择器选择器的应用实例的应用实例【例5.8】人的血型有A、B、AB、O 等4种。输血时输血者的血型与受血者的血型必须符合下图中用箭头指示的授受关系(gun x)。试用数据选择器设计一个逻辑电路，判断输血者与受血者的血型是否符合上述规定。BABOABOBAAv提示：可以用两个逻辑变量的 4种取值表示(biosh)输血者的血型；用另外两个逻辑变量的4种取值表示(biosh)受血者的血型。77第77页/共111页第七十七页，共111页。设计设计(shj)思路

17、思路解：解：确定输入、输出变量，定义逻辑状态的含义确定输入、输出变量，定义逻辑状态的含义输入变量：以输入变量：以MNMN的的4 4种状态组合表示输血者的种状态组合表示输血者的4 4种血型种血型(xuxng)(xuxng)，并以并以PQPQ的的4 4种状态组合表示受血者的种状态组合表示受血者的4 4种血型种血型(xuxng)(xuxng)。输出变量：用输出变量：用Z Z表示判断结果，表示判断结果，Z=0Z=0表示符合题目要求，表示符合题目要求，Z=1 Z=1表示表示不符合要求。不符合要求。MN(00)(11)(10)(01)OABBAABABOPQ(00)(11)(10)(01)输入信号状态定义

18、78第78页/共111页第七十八页，共111页。真值表和输出真值表和输出(shch)的逻辑函的逻辑函数表达式数表达式0101100101010101001100110 00 00 00 00 10 10 10 1ZP QM N1101000001010101001100111 01 01 01 01 11 11 11 1ZP QM N列出表示(biosh)Z与 M、N、P、Q之间逻辑关系的真值表79第79页/共111页第七十九页，共111页。逻辑逻辑(lu j)函数与数据选择器的函数与数据选择器的输出对照比较输出对照比较uu取取8 8选选1 1数据选择器数据选择器74xx15174xx151实

19、现上式的逻辑实现上式的逻辑(lu j)(lu j)函函数数uu已知已知8 8选选1 1数据选择器的输出为数据选择器的输出为u将Z变换(binhun)成与Y对应的形式80v3个输入变量M、N、P接数据选择器的3位地址输入A2、A1、A0，1个输入变量Q接数据输入。第80页/共111页第八十页，共111页。81电路电路(dinl)连接图连接图令数据(shj)选择器的输入为 思考：如果本例采用HDL实现，应该怎样描述(mio sh)?哪种方法更简单？第81页/共111页第八十一页，共111页。825.2.5 数值数值(shz)比较器比较器n n数值比较器是一种关系运算电路，它可以对两个二进制数或二数

20、值比较器是一种关系运算电路，它可以对两个二进制数或二-十进制编码的数进行十进制编码的数进行(jnxng)(jnxng)比较，得出大于、小于和相等的结果。比较，得出大于、小于和相等的结果。n n分为分为“等值等值”比较器和比较器和“量值量值”比较器，比较器，“等值等值”比较器只检验两个数是否相等；比较器只检验两个数是否相等；“量量值值”比较器不但检验两个数是否相等，而且还要检验两个数中哪个为大。比较器不但检验两个数是否相等，而且还要检验两个数中哪个为大。1、1位数值位数值(shz)比比较器较器1&ABFABFA=BFAB真值表真值表0010FABA BFABFA=BFABCOMPAB用来比较两个

21、一位二进制数大小的电路。第82页/共111页第八十二页，共111页。834位数值位数值(shz)比较器（比较器（7485）2、4位数值位数值(shz)比较器比较器（7485）IABIA=BIABFABFA=BFABA3A2A1A0B3B2B1B0COMP7485（1）逻辑符号）逻辑符号1 0 0 0 0 11 0 0 0 0 11 0 0 0 0 11 0 0 0 0 1a b c X X XX X XX X XX X XX X XX X XX X X X X Xa b cXXXXXXA0B0A0B1A1B2A2B3A3B3 则AB；若A3B3 则AB3B0，则低位片的输出FAB、FA=B、F

22、AB为100，即高位片的级联输入IAB、IA=B、IAB为100，由功能表的最后一行可以得出，高位片的输出FAB、FA=B、FAB也为100，即AB；同理，若A3A0B3B0，则可推出AB；若A3A0=B3B0，则可推出A=B。100100第85页/共111页第八十五页，共111页。86数值比较数值比较(bjio)器（器（7485）的）的HDL设计设计n n可以方便地用可以方便地用HDLHDL设计多位数值比较器，而不设计多位数值比较器，而不必用扩展的方法必用扩展的方法n n采用采用if-elseif-else语句语句n n信号信号(xnho)(xnho)定义定义n nA3A3A0A0和和B3B

23、3B0B0：两个：两个4 4位二进制数输入信号位二进制数输入信号(xnho)(xnho)；n nALBIALBI（即（即IABIABIAB）：）：A A大于大于B B输入信号输入信号(xnho)(xnho)；n nALBOALBO（即（即FABFABFAB）：）：A A大于大于B B输出信号输出信号(xnho)(xnho)。第86页/共111页第八十六页，共111页。877485的的Verilog HDL源程序源程序moduleCT7485(A3,A2,A1,A0,B3,B2,B1,B0,ALBI,AEBI,AGBI,ALBO,AEBO,AGBO);inputA3,A2,A1,A0,B3,B2

24、,B1,B0,ALBI,AEBI,AGBI;outputALBO,AEBO,AGBO;regALBO,AEBO,AGBO;wire3:0 A_SIGNAL,B_SIGNAL;assignA_SIGNAL=A3,A2,A1,A0;/拼接拼接(pn ji)成成4位位wire型向量型向量 assignB_SIGNAL=B3,B2,B1,B0;/拼接拼接(pn ji)成成4位位wire型向量型向量 always begin if(A_SIGNAL B_SIGNAL)begin ALBO=0;AEBO=0;AGBO=1;end else if(A_SIGNAL B_SIGNAL)begin ALBO=1

25、;AEBO=0;AGBO=0;end else/if(A_SIGNAL=B_SIGNAL)可省略可省略 begin ALBO=ALBI;AEBO=AEBI;AGBO=AGBI;end endendmodule第87页/共111页第八十七页，共111页。88CT7485.V的时序的时序(sh x)仿真波形仿真波形v为便于编辑输入波形，对于成组的信号（如A3、A2、A1、A0）可以先将其组合为一个总线信号，再赋值v先在波形编辑器中将信号A3、A2、A1、A0按从上至下的顺序排列（不能弄反！）；v再选中这4个信号，单击右键，在快捷菜单中选择Group；v在Group窗口中键入(jin r)Group

26、 name为“A”，选择Radix为“Hexadecimal”，单击OK。竞争(jngzhng)-冒险第88页/共111页第八十八页，共111页。895.2.6 奇偶校验器奇偶校验器n n在数据传输过程中由于信道的干扰，或者在数据记录过程中由于外在数据传输过程中由于信道的干扰，或者在数据记录过程中由于外界的干扰，可能导致传输来的数据或记录的数据与原始数据不完全界的干扰，可能导致传输来的数据或记录的数据与原始数据不完全相同，即数据中的某一位或某几位出现了差错。相同，即数据中的某一位或某几位出现了差错。n n通过检测原始数据和接收数据中包含通过检测原始数据和接收数据中包含“1”“1”的个数是奇数还

27、是的个数是奇数还是(hi(hi shi)shi)偶数，可以初步判断接收到的数据是否有错偶数，可以初步判断接收到的数据是否有错如果原始数据如果原始数据包含奇数个包含奇数个“1”“1”，而接收数据包含偶数个，而接收数据包含偶数个“1”“1”，则一定有错！，则一定有错！n n奇偶校验就是检测数据中包含奇偶校验就是检测数据中包含“1”“1”的个数是奇数还是的个数是奇数还是(hi shi)(hi shi)偶数。偶数。n n奇偶校验器是采用奇偶校验器是采用“奇偶校验奇偶校验”方法来检查数据传输后和数码记录方法来检查数据传输后和数码记录中是否存在错误的一种逻辑电路。中是否存在错误的一种逻辑电路。n n广泛用

28、于计算机的内存储器以及磁盘和磁带之类的外部设备中；在广泛用于计算机的内存储器以及磁盘和磁带之类的外部设备中；在通信中也常用到。通信中也常用到。第89页/共111页第八十九页，共111页。904位奇偶校验器位奇偶校验器1、4位奇偶校验器位奇偶校验器2k+1ABCDFODFEV0 11 01 00 11 00 10 11 01 00 10 11 00 11 01 00 10 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 1FOD

29、 FEVA B C D真值表真值表=1=1=11ABCDFODFEV判奇输出(shch)端判偶输出(shch)端第90页/共111页第九十页，共111页。91“模模2加加”运算运算(yn sun)w奇偶校验器一般由异或门构成，异或运算也称为“模2加”运算只考虑两个二进制数相加后的算术和，而不考虑它们(t men)的进位。w当两个（1位）二进制数“模2加”时，若和为1，表示两个数中有奇数个“1”；若和为0，表示有偶数个“1”。w同理，当n个（1位）二进制数“模2加”时，若和为1，表示n个数中有奇数个“1”；若和为0，表示有偶数个“1”。w如果数据的位数较多，则可用塔状级联的异或门构成奇偶校验器。

30、第91页/共111页第九十一页，共111页。928位奇偶校验器位奇偶校验器2、8位奇偶校验器位奇偶校验器2k+1ABCDEFGHFODFEV=1=1=1ABCD1FODFEV=1=1=1EFGH=1第92页/共111页第九十二页，共111页。93集成集成(j chn)8位奇偶校验器位奇偶校验器/产生器（产生器（74180）AH中中1的的个数个数EVENODDFEV FOD偶数偶数奇数奇数偶数偶数奇数奇数X XX X1100100011101 00 10 11 00 01 13、集成、集成(j chn)8位奇偶校验器位奇偶校验器/产生器产生器（74180）n n奇偶校验器还有奇偶产生的功能，通常

31、称为奇偶奇偶校验器还有奇偶产生的功能，通常称为奇偶校验器校验器/产生器。产生器。n n常用常用(chn(chn yn yn)的集成奇偶校验器的集成奇偶校验器/产生器有产生器有74xx18074xx180、74xx280 74xx280等。它们还有偶控制输入端等。它们还有偶控制输入端EVEN EVEN 和奇控制输入端和奇控制输入端ODDODD74xx180功能表功能表2k+1ABCDEFGHFODFEVODDEVEN74180ODDEVEN奇控制输入端偶控制输入端EVEN和ODD同时为1或0没有意义第93页/共111页第九十三页，共111页。94奇偶校验系统奇偶校验系统(xtng)奇产生器（发端

32、奇产生器（发端(fdun)）奇校验奇校验(xio yn)器（收端）器（收端）若输出FOD=1，FEV=0，表示数据传输正确；若FOD=0，FEV=1，表示数据传输有差错无论D0D7中1的个数为偶数还是奇数，加上片的FOD后，组成9位数据中1的个数一定是奇数2k+1ABCDEFGHFODFEVODDEVEN741802k+1ABCDEFGHFODFEVODDEVEN74180D0D1D2D3D4D5D6D7D0D1D2D3D4D5D6D711传传输输线线FODFEVAH中中1的的个数个数EVENODDFEV FOD偶数偶数奇数奇数偶数偶数奇数奇数X XX X1100100011101 00 10

33、 11 00 01 1若有偶数个11若传输正确1010若传输错误01第94页/共111页第九十四页，共111页。95奇偶校验系统奇偶校验系统(xtng)的工作原的工作原理理w若D0D7中1的个数为偶数，则片的FOD=1；若为奇数，则片的FOD=0w无论D0D7中1的个数为偶数还是奇数，加上片的FOD后，组成9位数据中1的个数一定是奇数片称为奇产生器w若原数据D0D7中有偶数个1，则片的FOD=1，则片 的ODD=1，EVEN=0，传输无误时，片 的FOD=1，FEV=0，表示(biosh)数据传输正确；若原数据D0D7中有奇数个1，则片的FOD=0，则片 的ODD=0，EVEN=1，在传输无误

34、时，片 的FOD=1，FEV=0，表示(biosh)数据传输正确。w若传输过程中有一个数据位发生差错，则9位数据中1的个数由奇数变为偶数，片 的FOD=0，FEV=1，表示(biosh)数据传输有差错。AH中中1的个数的个数EVENODDFEV FOD偶数偶数奇数奇数偶数偶数奇数奇数X XX X1100100011101 00 10 11 00 01 1片片的的ODD=1，EVEN=0第95页/共111页第九十五页，共111页。96奇偶校验器奇偶校验器（74180）的）的HDL设设计计(shj)n n信号定义信号定义n nD0D0D7 D7（即（即A AH H）：）：8 8位数据输入端；位数据

35、输入端；n nSESE（即（即EVENEVEN）和）和SODSOD（即（即ODDODD）：两个）：两个(li(li n n )控制信控制信号输入端；号输入端；n nFEFE（即（即FEVFEV）：偶校验输出端，）：偶校验输出端，FODFOD（即（即FODFOD）：奇校验）：奇校验输出端。输出端。CT74180的元件符号的元件符号D0D7中中1的个数的个数SESODFE FOD偶数偶数奇数奇数偶数偶数奇数奇数X XX X1100100011101 00 10 11 00 01 1真值表真值表分析：输入SE和SOD有4种取值组合(zh)，在不同的取值组合(zh)下，输出FE和FOD取不同的值适合用

36、case语句描述；当SE、SOD为10和01时，根据D0D7中1的个数为偶数或奇数，FE和FOD又取不同的值适合用if语句描述。第96页/共111页第九十六页，共111页。9774180的的Verilog HDL源程序（源程序（1/2）module CT74180(D0,D1,D2,D3,D4,D5,D6,D7,SE,SOD,FE,FOD);/D0D7 对应对应(duyng)AH input D0,D1,D2,D3,D4,D5,D6,D7,SE,SOD;output FE,FOD;reg FE,FOD;reg FE_SIGNAL;wire7:0 A_SIGNAL;assign A_SIGNAL

37、=D0,D1,D2,D3,D4,D5,D6,D7;根据真值表，采用根据真值表，采用casecase语句和语句和if if语句直接描述语句直接描述(mio sh)(mio sh)其功能：其功能：关键：怎样描述一组输入数据(shj)中为1的个数是奇数或偶数？第97页/共111页第九十七页，共111页。9874180的的Verilog HDL源程序（源程序（2/2）always(A_SIGNAL or SE or SOD)begin FE_SIGNAL=A_SIGNAL;/异或异或(缩减运算缩减运算)case(SE,SOD)2b00:begin FE=1b1;FOD=1b1;end 2b01:if(

38、FE_SIGNAL=1b0)/有偶数有偶数(u sh)个个“1”时时 begin FE=1b0;FOD=1b1;end else begin FE=1b1;FOD=1b0;end/有奇数个有奇数个“1”时时 2b10:if(FE_SIGNAL=1b0)/有偶数有偶数(u sh)个个“1”时时 begin FE=1b1;FOD=1b0;end else begin FE=1b0;FOD=1b1;end/有奇数个有奇数个“1”时时 2b11:begin FE=1b0;FOD=1b0;end endcase end endmodulen个数异或时，若结果(ji gu)为1，表示其中有奇数个“1”；若

39、结果(ji gu)为0，表示有偶数个“1”。D0D7中中1的个数的个数SESODFE FOD偶数偶数奇数奇数偶数偶数奇数奇数X XX X1100100011101 00 10 11 00 01 1第98页/共111页第九十八页，共111页。99本章本章本章本章(bn zhn)(bn zhn)小结（小结（小结（小结（1/81/8）1 1、组合逻辑电路与时序逻辑电路的区别、组合逻辑电路与时序逻辑电路的区别没有反馈电路和存储没有反馈电路和存储(cn ch(cn ch)电路电路是是一一种种无无记记忆忆电电路路任任一一时时刻刻的的输输出出信信号号仅仅取取决决于于该该时时刻刻的的输入信号，而与信号作用前电

40、路原来所处的状态无关。输入信号，而与信号作用前电路原来所处的状态无关。2、组合逻辑电路(lu j din l)的表述方法逻辑函数表达式、真值表、卡诺图、逻辑图及波形图3、组合逻辑电路的分析方法v根据给定的逻辑电路，通过分析确定其逻辑功能。w根据逻辑图写出 逻辑函数表达式；利用公式法进行化简，得到最简表达式；写出真值表；根据真值表说明电路的逻辑功能。第99页/共111页第九十九页，共111页。100本章本章本章本章(bn zhn)(bn zhn)小结（小结（小结（小结（2/82/8）4 4、组合逻辑、组合逻辑(lu j)(lu j)电路的设计方法电路的设计方法根据给定的设计要求设计出相应的组合逻

41、辑根据给定的设计要求设计出相应的组合逻辑(lu j)(lu j)电路。电路。组合逻辑组合逻辑(lu j)(lu j)电路的手工设计方法（了解即可）电路的手工设计方法（了解即可）逻逻辑辑(lu(lu j)j)抽抽象象（列列出出真真值值表表）；写写出出逻逻辑辑(lu(lu j)j)函函数数表表达达式式；逻逻辑辑(lu j)(lu j)化简；绘逻辑化简；绘逻辑(lu j)(lu j)图图常用(chn yn)，熟练掌握！v组合逻辑电路的自动设计方法（1）逻辑抽象HDL编程（系统级描述，根据逻辑功能定义直接用case语句或if-else语句描述；或者写出真值表，然后用case语句描述。）（2）逻辑抽象写

42、出逻辑函数表达式HDL编程（算法级描述，assign语句）（3）逻辑抽象写出逻辑函数表达式绘逻辑图（适于简单电路）第100页/共111页第一百页，共111页。101本章本章本章本章(bn zhn)(bn zhn)小结（小结（小结（小结（3/83/8）5 5、常用的组合逻辑电路、常用的组合逻辑电路有有算算术术运运算算电电路路、编编码码器器、译译码码器器、数数据据选选择择器器、数数值值比比较较器器、奇奇偶偶校校验器等验器等过过去去考考虑虑到到常常用用组组合合逻逻辑辑电电路路的的特特点点，为为便便于于使使用用，一一般般将将它它们们制制成成标标准化的中规模集成器件。准化的中规模集成器件。多多数数集集成

43、成组组合合逻逻辑辑电电路路都都设设置置了了控控制制端端（使使能能端端），用用来来控控制制电电路路的的工工作作状状态态（工工作作或或禁禁止止）；作作为为输输出出信信号号的的选选通通信信号号，实实现现器器件件的的扩扩展。展。Verilog Verilog HDLHDL具具有有多多种种建建模模方方式式（系系统统级级、算算法法级级、RTLRTL级级、门门级级）和和功功能能描描述述语语句句（casecase语语句句、if if语语句句、assignassign语语句句），用用来来设设计计组组合合逻逻辑辑电电路非常方便路非常方便(fngbin)(fngbin)、快捷。、快捷。当当组组合合逻逻辑辑电电路路的

44、的输输出出信信号号作作为为后后续续电电路路的的边边沿沿触触发发信信号号时时，若若存存在在竞竞争争-冒险（输出有毛刺），则一定要消除！冒险（输出有毛刺），则一定要消除！第101页/共111页第一百零一页，共111页。102本章本章本章本章(bn zhn)(bn zhn)小结（小结（小结（小结（4/84/8）（1 1）算术运算电路算术运算电路能完成二进制数算术运算的器件能完成二进制数算术运算的器件基基本本单单元元(dnyun)(dnyun)电电路路：半半加加器器和和全全加器加器 多位加法器多位加法器串行进位加法器、并行进位加法器串行进位加法器、并行进位加法器（2）编码器（Encoder）将加在电路

45、若干输入端中的某一个输入端的信号变换成相应的一组二进制代码输出的过程叫做(jiozu)编码。实现编码功能的数字电路称为编码器。二进制编码器：用n位二进制代码对M=2n个信号进行编码的电路（如8线-3线编码器）。任何时刻只允许一个输入信号有效BCD码编码器：用二进制码表示十进制数的编码器（如 8421BCD编码器）。优先编码器：如有两个或两个以上的输入有效时，只对优先级最高的输入信号进行编码的编码器。第102页/共111页第一百零二页，共111页。103本章本章本章本章(bn zhn)(bn zhn)小结（小结（小结（小结（5/85/8）（3 3）译码器（译码器（DecoderDecoder）将

46、将二二进进制制代代码码所所表表示示(bi(bi osh)osh)的的信信息息翻翻译译成成对对应应输输出出的的高高低低电电平平信号的过程称为译码，实现译码功能的电路称为译码器。信号的过程称为译码，实现译码功能的电路称为译码器。变变量量译译码码器器（二二进进制制译译码码器器）：表表示示(bi(bi osh)osh)输输入入变变量量状状态态全全部部组组合合的的译译码码器器。一一般般称称为为n n线线-2n-2n线线译译码码器器。常常用用的的有有双双2 2线线-4-4线线译译码码器器，3 3线线-8-8线线译译码码器器，4 4线线-16-16线线译译码码器器。任任何何时时刻刻最最多多只允许只允许1 1

47、个输出有效个输出有效码码制制变变换换译译码码器器：将将输输入入的的二二进进制制代代码码转转换换成成对对应应的的其其他他码码制制输输出的译码器。如出的译码器。如BCDBCD译码器。译码器。显显示示译译码码器器：将将输输入入代代码码转转换换成成驱驱动动7 7段段数数码码显显示示器器各各段段的的电电平平信信号的译码器。号的译码器。二二进进制制译译码码器器应应用用：实实现现存存储储器器系系统统的的地地址址译译码码，实实现现组组合合逻逻辑辑函数函数如如果果给给定定一一个个组组合合逻逻辑辑函函数数，如如何何用用利利用用二二进进制制译译码码器器和和门门电电路路实现？实现？有灭零控制的多位数码显示系统有灭零控

48、制的多位数码显示系统第103页/共111页第一百零三页，共111页。104本章本章本章本章(bn zhn)(bn zhn)小结（小结（小结（小结（6/86/8）（4 4）数据选择器（）数据选择器（Data SelectorData Selector）从从一一组组输输入入数数据据选选出出其其中中需需要要的的一一个个数数据据作作为为输输出出的的过过程程叫叫做做数数据据选选择，具有数据选择功能的电路称为数据选择器。择，具有数据选择功能的电路称为数据选择器。数数据据选选择择器器又又称称多多路路开开关关（MultiplexerMultiplexer，多多路路器器），常常用用的的有有四四2 2选选1 1、

49、双双4 4选选1 1、8 8选选1 1及及1616选选1 1数据选择器等数据选择器等 。功能功能地址信号作为控制信号地址信号作为控制信号实现数据选择实现数据选择数数据据输输入入信信号号作作为为控控制制信信号号多多功功能能运运算算电电路路，实实现现任任意意组组合合逻逻辑辑函数函数代替三态门，实现总线发送代替三态门，实现总线发送(f sn(f sn)控制控制如果给定一个组合逻辑函数，如何用数据选择器实现？如果给定一个组合逻辑函数，如何用数据选择器实现？对于一个实际应用题目，如何用数据选择器设计组合逻辑电路？对于一个实际应用题目，如何用数据选择器设计组合逻辑电路？第104页/共111页第一百零四页，

50、共111页。105本章本章本章本章(bn zhn)(bn zhn)小结（小结（小结（小结（7/87/8）（5）数值比较器数值比较器是一种关系运算电路，它可以对两个二进制数或二-十进制编码的数进行比较，得出大于、小于和相等的结果。分为(fn wi)“等值”比较器和“量值”比较器常用的有1位数值比较器、4位数值比较器第105页/共111页第一百零五页，共111页。106本章本章本章本章(bn zhn)(bn zhn)小结（小结（小结（小结（8/88/8）（6 6）奇偶校验器奇偶校验器奇奇偶偶校校验验就就是是检检测测数数据据中中包包含含“1”“1”的的个个数数是是奇奇数数还还是是(hi(hi shi