数电详解学习教案.pptx

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1、数电详解数电详解(xin ji)第一页，共51页。回回顾顾(hug)写出写出Y的逻辑的逻辑(lu j)式式与门与门或门或门或门或门非门非门Y1Y=A+BY=AB第1页/共51页第二页，共51页。P沟道沟道(u do)增强型场增强型场效应管效应管N 沟道沟道(u do)增强型场增强型场效应管效应管MOS 管导通。管导通。MOS 管导通。管导通。DSBGUiiDDSBGUiiD第2页/共51页第三页，共51页。DSBGUiiDDSBGUiiD第3页/共51页第四页，共51页。VDDST1DT2vivo3.3.3 静态静态(jngti)输入特性和输出特输入特性和输出特性性P83vi的范围的范围(fn

2、wi)在在0.7VDD+0.7一、输入一、输入(shr)特性特性-输入电压与输入电流的关系输入电压与输入电流的关系第4页/共51页第五页，共51页。二、输出特性二、输出特性二、输出特性二、输出特性输出电压和输出电流的关系输出电压和输出电流的关系(gun x)，包括输出为低电，包括输出为低电平输出特性和输出为高电平输出特性平输出特性和输出为高电平输出特性1.低电平输出特性低电平输出特性 在输入为高电平时，即在输入为高电平时，即 vIVIHVDD时，此时时，此时T1截止，截止，T2导通，电流从负载注入导通，电流从负载注入(zh r)T2，输出电压，输出电压VOL随电流随电流增加而提高。增加而提高。

3、图图3.3.17 输出为低电平时的电路输出为低电平时的电路第5页/共51页第六页，共51页。其特性其特性其特性其特性(txng)(txng)曲线如图曲线如图曲线如图曲线如图3.3.183.3.18所示所示所示所示3.3.3 CMOS 非门静态非门静态(jngti)输入和输输入和输出特性出特性实际上是实际上是T2管漏极电流管漏极电流iD和漏源电压和漏源电压(diny)vDS之间的关系之间的关系图图3.3.18 输出为低电平时的输出特性输出为低电平时的输出特性第6页/共51页第七页，共51页。2.2.高电平输出特性高电平输出特性高电平输出特性高电平输出特性 在输入在输入(shr)为低电平，即为低电

4、平，即 vIVIL0时，此时时，此时T1导通，导通，T2截止，如图截止，如图3.3.18所示，电流从所示，电流从T1管流出到负载，输出电压管流出到负载，输出电压VOHVDDIOHRON1随电流增加而下降。随电流增加而下降。图图3.3.18 输出为高电平时的电路输出为高电平时的电路电流的实际方向电流的实际方向(fngxing)与所设方向与所设方向(fngxing)相反相反第7页/共51页第八页，共51页。其特性其特性其特性其特性(txng)(txng)曲线如图曲线如图曲线如图曲线如图3.3.193.3.19所示所示所示所示3.3.3 CMOS 反相器的静态反相器的静态(jngti)输入和输出特输

5、入和输出特性性图图3.3.19 输出为高电平时的输出特性输出为高电平时的输出特性高电平输出特性也和管高电平输出特性也和管子开启电压子开启电压(diny)有有关，关，T1导通时导通时vGS1越越负，导通电阻越小，负，导通电阻越小，VOH电压电压(diny)也也就下降的越少。就下降的越少。第8页/共51页第九页，共51页。3.3.4 CMOS3.3.4 CMOS反相器的动态反相器的动态反相器的动态反相器的动态(dngti)(dngti)特性特性特性特性一、传输一、传输一、传输一、传输(chun sh)(chun sh)延迟时间延迟时间延迟时间延迟时间tPHLtPHL和和和和tPLHtPLH 前面的

6、输入输出特性前面的输入输出特性(txng)为静态特性为静态特性(txng)，没有考，没有考虑电路转换状态时的延迟，动态特性虑电路转换状态时的延迟，动态特性(txng)要考虑传输延迟时要考虑传输延迟时间。间。由于由于MOS管的寄生电容和负载电容的存在，使得输管的寄生电容和负载电容的存在，使得输出电压的变化滞后输入电压的变化，将输出电压变化迟出电压的变化滞后输入电压的变化，将输出电压变化迟后输入电压变化的时间称为传输延迟时间。后输入电压变化的时间称为传输延迟时间。tPHL输出由高电平跳变为低电平时的传输延迟时间输出由高电平跳变为低电平时的传输延迟时间tPLH输出由低电平跳变为高电平时的传输延迟时间

7、输出由低电平跳变为高电平时的传输延迟时间tpd平均传输延迟时间，平均传输延迟时间，tpd（tPHL tPLH）/2CMOS电路电路tPHL tPLH第9页/共51页第十页，共51页。图图图图3.3.203.3.20为为为为CMOSCMOS非门的输出非门的输出非门的输出非门的输出(shch)(shch)输入波形。输入波形。输入波形。输入波形。3.3.4 CMOS反相器的动态反相器的动态(dngti)特性特性图图图图3.3.20 CMOS反相器的输入输出波形反相器的输入输出波形tPHL输入电压前沿上升输入电压前沿上升(shngshng)到幅值的到幅值的50与输出后与输出后沿下降到幅值的沿下降到幅值

8、的50之间所需时间。之间所需时间。tPLH输入电压后沿下降到幅值的输入电压后沿下降到幅值的50与输出前沿上升到幅值与输出前沿上升到幅值的的50之间所需时间。之间所需时间。第10页/共51页第十一页，共51页。3.3.5 3.3.5 其他其他其他其他(qt)(qt)类型的类型的类型的类型的CMOSCMOS逻辑门逻辑门逻辑门逻辑门（P91P91）1.CMOS与非门与非门 如图如图3.3.21所示，所示，T1、T3为两个为两个(lin)并联的并联的PMOS，T2、T4为两个为两个(lin)串联的串联的NMOS*A、B有一个为有一个为“0”时，时，T2、T4至少有一个截止至少有一个截止(jizh)，T

9、1、T3至少有至少有一个导通，故输出为高电一个导通，故输出为高电平，平，Y1图图3.3.21 CMOS与非与非门门一、其他逻辑功能的一、其他逻辑功能的CMOS门电路门电路第11页/共51页第十二页，共51页。故：故：故：故：*A、B同时同时(tngsh)为为“1”时，时，T2、T4同时同时(tngsh)导通，导通，T1、T3同时同时(tngsh)截止，故输出为截止，故输出为低电平，低电平，Y0图图3.3.21 CMOS与非与非门门3.3.5 其他类型其他类型(lixng)的的CMOS逻辑门逻辑门第12页/共51页第十三页，共51页。如图所示，如图所示，T1T1、T3 T3为两个串联为两个串联(

10、chunlin)(chunlin)的的PMOSPMOS，T2 T2、T4 T4为两个并联的为两个并联的NMOSNMOS2.2.2.2.或非门：或非门：或非门：或非门：A、B有一个有一个(y)为为“1”时，时，T2、T4至少有一个至少有一个(y)导通，导通，T1、T3至少有一个至少有一个(y)截止，故输截止，故输出为低电平，出为低电平，Y0A、B同时为同时为“0”时，时，T2、T4同同时截止时截止(jizh)，T1、T3同时导同时导通故输出为高电平，通故输出为高电平，Y1故：故：3.3.5其他类型的其他类型的CMOS逻辑门逻辑门图图3.3.28 CMOS或非门或非门第13页/共51页第十四页，共

11、51页。3.3.3.3.带缓冲带缓冲带缓冲带缓冲(hunchng)(hunchng)(hunchng)(hunchng)级的级的级的级的CMOSCMOSCMOSCMOS门电路门电路门电路门电路3.3.5其他类型其他类型(lixng)的的CMOS逻辑逻辑门门上面电路上面电路(dinl)存在的问存在的问题：（以与非门为例）题：（以与非门为例）输出电阻输出电阻RO受输入状态的受输入状态的影响；影响；第14页/共51页第十五页，共51页。输出的高低电平受输入输出的高低电平受输入输出的高低电平受输入输出的高低电平受输入(shr)(shr)端数目的影响端数目的影响端数目的影响端数目的影响3.3.5其他类型

12、其他类型(lixng)的的CMOS逻辑逻辑门门 输入输入(shr)端数目愈多，端数目愈多，输出为低电平时串联的导通电输出为低电平时串联的导通电阻越多，低电平阻越多，低电平VOL越高；输越高；输出为高电平时，并联电阻也多，出为高电平时，并联电阻也多，输出高电平输出高电平VOH也提高也提高 输入状态不同对电压传输特性有影响，使输入状态不同对电压传输特性有影响，使T2、T4达到开达到开启电压时，输入电压启电压时，输入电压vI不同不同第15页/共51页第十六页，共51页。改进改进改进改进(gijn)(gijn)电路均采用带缓冲级的结构，如图电路均采用带缓冲级的结构，如图电路均采用带缓冲级的结构，如图电

13、路均采用带缓冲级的结构，如图3.3.233.3.23为带缓冲级的为带缓冲级的为带缓冲级的为带缓冲级的CMOSCMOS与非门电路与非门电路与非门电路与非门电路图图3.3.23 带缓冲级的与非门带缓冲级的与非门第16页/共51页第十七页，共51页。输出输出输出输出(shch(shch(shch(shch)为为为为3.3.5 其他其他(qt)类型的类型的CMOS逻辑门逻辑门图图3.3.23 带缓冲级的与非门带缓冲级的与非门带缓冲级的带缓冲级的CMOS门电路其输出电阻、输出高低电平均不受输门电路其输出电阻、输出高低电平均不受输入入(shr)端状态的影响，电压传输特性更陡。端状态的影响，电压传输特性更陡

14、。第17页/共51页第十八页，共51页。线与逻辑线与逻辑(lu j)Y=Y1Y201第18页/共51页第十九页，共51页。二、漏极开路二、漏极开路二、漏极开路二、漏极开路(kil)(kil)输出的门电路（输出的门电路（输出的门电路（输出的门电路（ODOD门）门）门）门）为了满足输出电平的变换，输出大负载电流，以及实现为了满足输出电平的变换，输出大负载电流，以及实现“线与线与”功能，将功能，将CMOS门电路的输出级做成漏极开路的形式，门电路的输出级做成漏极开路的形式，称为称为(chn wi)漏极开路输出的门电路，简称漏极开路输出的门电路，简称OD（OpenDrain Output）门）门 图图3

15、.3.24为为OD输出与非门输出与非门74HC03电路结构图，其与电路结构图，其与非门和非门都是非门和非门都是CMOS逻辑逻辑(lu j)门门，输出管为漏极开，输出管为漏极开路的路的NMOS门门图图3.3.24 OD输出与非门输出与非门74HC03电路结构图电路结构图OD门门1.结构和符号结构和符号第19页/共51页第二十页，共51页。图图图图3.3.253.3.25所示为所示为所示为所示为ODOD门的逻辑门的逻辑门的逻辑门的逻辑(lu j)(lu j)符号符号符号符号2.工作工作(gngzu)原理原理 在使用在使用OD门时，一定要将输出门时，一定要将输出(shch)端通过电阻（叫做上拉电阻）

16、端通过电阻（叫做上拉电阻）接到电源上，如图接到电源上，如图3.3.26所示所示OD门门第20页/共51页第二十一页，共51页。当当当当A A、B B有一个为低电平，则有一个为低电平，则有一个为低电平，则有一个为低电平，则TN TN 截止截止截止截止(jizh)(jizh)，输出，输出，输出，输出vovoVDD2VDD2，为高电平；当，为高电平；当，为高电平；当，为高电平；当A A、B B同时为高电平，则同时为高电平，则同时为高电平，则同时为高电平，则TN TN 导通，导通，导通，导通，输出输出输出输出vovo0 0，为低电平。故输出输入的逻辑关系为，为低电平。故输出输入的逻辑关系为，为低电平。

17、故输出输入的逻辑关系为，为低电平。故输出输入的逻辑关系为3.3.5 其他类型其他类型(lixng)的的CMOS逻辑门逻辑门由此可见，输出高电平可以由此可见，输出高电平可以(ky)改变，故可作电平转换改变，故可作电平转换第21页/共51页第二十二页，共51页。3.“3.“线与线与线与线与”的实现的实现的实现的实现(重点重点重点重点(zhngdin)(zhngdin)内容内容内容内容)普通的普通的CMOS逻辑门输出端不能并联使用，但逻辑门输出端不能并联使用，但OD门门可以将输出端直接相接可以将输出端直接相接(xin ji)，即实现线与逻辑，其，即实现线与逻辑，其电路如图电路如图3.3.27所示所示

18、图图3.3.27 线与逻辑电路的接法线与逻辑电路的接法第22页/共51页第二十三页，共51页。其工作其工作其工作其工作(gngzu)(gngzu)原理为：原理为：原理为：原理为：3.3.5 其他类型其他类型(lixng)的的CMOS逻辑门逻辑门图图3.3.27 线与逻辑电路的接法线与逻辑电路的接法当当Y1、Y2有一个有一个(y)为低电平时，则为低电平；只有为低电平时，则为低电平；只有Y1、Y2同时为高电平，两个输出管同时截止，输出为高电平，同时为高电平，两个输出管同时截止，输出为高电平，Y和和Y1、Y2为与的关系为与的关系第23页/共51页第二十四页，共51页。输出输出输出输出(shch)(s

19、hch)端端端端逻辑式为逻辑式为逻辑式为逻辑式为3.3.5 其他其他(qt)类型的类型的CMOS逻逻辑门辑门故故OD门的线与实现了与或非的门的线与实现了与或非的逻辑逻辑(lu j)功能。功能。4.上拉电阻上拉电阻RL的计算的计算 在使用在使用OD门做线与时，一定外接上拉电阻门做线与时，一定外接上拉电阻RL。但。但RL的大的大小会影响驱动门输出电平的大小。小会影响驱动门输出电平的大小。RL上的压降不能太大，否上的压降不能太大，否则高电平会低于标准值；则高电平会低于标准值；RL上的压降不能太小，否则低电平会上的压降不能太小，否则低电平会高于标准值。故高于标准值。故R L的的 取值要合适。取值要合适

20、。第24页/共51页第二十五页，共51页。4.4.上拉电阻上拉电阻上拉电阻上拉电阻(dinz)RL(dinz)RL的计算的计算的计算的计算P95P95 设有设有n 个个OD门的输门的输出端并联使用，负载出端并联使用，负载(fzi)为为CMOS与非门与非门的输入端。的输入端。输出输出(shch)为为高电平高电平 当所有的当所有的OD门输门输出管截止输出为高出管截止输出为高电平时，其电流的电平时，其电流的方向如图所示。方向如图所示。IOH、IIL是保护二极管和寄生二极管的反向漏电流形成是保护二极管和寄生二极管的反向漏电流形成第25页/共51页第二十六页，共51页。若若若若ODOD门输出管截门输出管

21、截门输出管截门输出管截止时的漏电流为止时的漏电流为止时的漏电流为止时的漏电流为IOHIOH，负载门输入为高电平时负载门输入为高电平时负载门输入为高电平时负载门输入为高电平时的输入电流为的输入电流为的输入电流为的输入电流为IIHIIH，n n为并联为并联为并联为并联ODOD门（驱动门（驱动门（驱动门（驱动(q dn)(q dn)门）的个数，门）的个数，门）的个数，门）的个数，mm为负载门输入高电平为负载门输入高电平为负载门输入高电平为负载门输入高电平电流的个数，所以：电流的个数，所以：电流的个数，所以：电流的个数，所以：第26页/共51页第二十七页，共51页。OD OD门输出门输出门输出门输出(

22、shch)(shch)为低电平为低电平为低电平为低电平 当只有当只有(zhyu)一个一个OD门输出管导通时，其门输出管导通时，其电流的实际流向如图电流的实际流向如图3.3.29所示。其中所示。其中IIL是每是每个负载门低电平输入电流个负载门低电平输入电流的绝对值；的绝对值；IOLmax是是OD门最大允许的负载电门最大允许的负载电流。，则流。，则第27页/共51页第二十八页，共51页。5.OD5.OD门的特点门的特点门的特点门的特点(tdin)(tdin)：6.OD门的应用门的应用(yngyng)通过改变通过改变(gibin)VDD2的值，的值，来改变来改变(gibin)输出高电平输出高电平VO

23、H的大小；的大小；OD门的输出管设计尺寸较大，门的输出管设计尺寸较大，可以承受很大的电流和电压，故可以承受很大的电流和电压，故可以可以直接驱动小型继电器直接驱动小型继电器。实现与或非逻辑实现与或非逻辑第28页/共51页第二十九页，共51页。电平电平电平电平(din(din pn)pn)转换转换转换转换 由于由于(yuy)OD门的高电平可以通过外加电源改变，故它可门的高电平可以通过外加电源改变，故它可作为电平转换电路。一般作为电平转换电路。一般CMOS与非门的电平与非门的电平0 12V，而，而TTL门门为为0 3.6V。若需要转换逻辑电平，只要将负载电阻接到。若需要转换逻辑电平，只要将负载电阻接

24、到5V电源电源即可，其电路如图即可，其电路如图3.3.30所示所示第29页/共51页第三十页，共51页。实现数据实现数据实现数据实现数据(shj)(shj)采集采集采集采集 如图如图3.3.31所示所示,可实现母线可实现母线(mxin)（总线）的数据（总线）的数据的接收和传送的接收和传送 可利用选通信号可利用选通信号SA SC来实现对不同通道来实现对不同通道(tngdo)数据的采集，数据的采集，并输送到母线上。接收并输送到母线上。接收时，利用选通信号时，利用选通信号SD SG来实现数据从不同通来实现数据从不同通道道(tngdo)输出。输出。第30页/共51页第三十一页，共51页。【例】试为电路

25、中的外接电阻【例】试为电路中的外接电阻RL选定合适的阻值。已知选定合适的阻值。已知G1、G2为为OD与非门与非门74HC03，输出管截止时，输出管截止时的漏电流的漏电流(dinli)为为IOHmax5A，输出管导通时允许的最大负，输出管导通时允许的最大负载电流载电流(dinli)为为IOLmax5.2mA。G3、G4和和G5均为均为74HC00系列与系列与非门，它们的低电平输入电流非门，它们的低电平输入电流(dinli)和高电平输入电流和高电平输入电流(dinli)为为1A。，要求。，要求OD门的高门的高电平：电平：VOH4.4V，低电平：，低电平：VOL0.33V.第31页/共51页第三十二

26、页，共51页。解：驱动解：驱动解：驱动解：驱动(q dn)(q dn)管输出为管输出为管输出为管输出为高电平时高电平时高电平时高电平时驱动驱动(q dn)管输出为低电平时管输出为低电平时则可取则可取(kq)RL10k第32页/共51页第三十三页，共51页。下图为下图为CMOS传输门的电路图及逻辑传输门的电路图及逻辑(lu j)符号。符号。三、三、三、三、CMOS CMOS传输门传输门传输门传输门-又称为又称为又称为又称为(chn wi)(chn wi)模拟电子开模拟电子开模拟电子开模拟电子开关关关关其中其中T1为为NMOS管，管，T2为为PMOS管，管，C和和C 为一对互补为一对互补(h b)

27、控制信号控制信号1.电路结构及逻辑符号电路结构及逻辑符号第33页/共51页第三十四页，共51页。2.2.工作工作工作工作(gngzu)(gngzu)原理原理原理原理 若若CMOS传输门的一端接输入传输门的一端接输入(shr)电压电压vI，另，另一端接负载电阻一端接负载电阻RL，如图，如图3.3.34所示。所示。图图3.3.34 传输门的工作电路传输门的工作电路设设RL RON，VIH VDD，VIL0。C的高低电平为的高低电平为VDD和和0。（1）C0，C 1 无论无论vI在在0 VDD之间如之间如何变化何变化(binhu)，T1和和T2同同时截止，输入和输出断开，传时截止，输入和输出断开，传

28、输门截止（为高组态），输门截止（为高组态），输出输出vo010VDD第34页/共51页第三十五页，共51页。（2 2）C C1 1，C C 0 0图图3.3.35 CMOS的工作状态的工作状态0 vI VDD-VGS(th)N|VGS(th)P|vI RTG.2.由于由于MOS管的导通内阻和输入电压有关管的导通内阻和输入电压有关(yugun)，为了减小，为了减小vI对对RTG的影响，改进电路的影响，改进电路74HC4066四双向模拟开关，四双向模拟开关，RTG=30，而且，而且vI变化变化RTG不变不变第39页/共51页第四十页，共51页。其电路如图其电路如图3.3.38所示，这是三态反相器，

29、也称为所示，这是三态反相器，也称为输出缓冲器，输出的状态不仅输出缓冲器，输出的状态不仅(bjn)有高电平、低电有高电平、低电平，还有第三态高阻态平，还有第三态高阻态图图3.3.38 CMOS三态门的电路及符号三态门的电路及符号01011101010高组态高组态(z ti)四、三态输出四、三态输出(shch)(shch)的的CMOSCMOS门电路门电路第40页/共51页第四十一页，共51页。其工作其工作其工作其工作(gngzu)(gngzu)原理原理原理原理为为为为其中其中(qzhng)EN 为使为使能端，且低电平有效，能端，且低电平有效，即即EN 0，YA 低电平有效低电平有效(yuxio)C

30、MOS三态门形式有多种，它也可以在三态门形式有多种，它也可以在CMOS反相器基础反相器基础上加控制电路构成，上加控制电路构成，第41页/共51页第四十二页，共51页。当当EN 0时，时，T1、T4导通，导通，输出输出(shch)为为Y A 图图图图3.3.393.3.39为另一种为另一种为另一种为另一种(y(y zhn)CMOSzhn)CMOS三态非门，使能端三态非门，使能端三态非门，使能端三态非门，使能端（控制端）也是低电平有效（控制端）也是低电平有效（控制端）也是低电平有效（控制端）也是低电平有效当当EN 1时，时，T1、T4截止截止(jizh)，输出为，输出为Y Z（高阻态）（高阻态）第

31、42页/共51页第四十三页，共51页。图图图图3.3.403.3.40所示电路所示电路所示电路所示电路(dinl)(dinl)也是一种也是一种也是一种也是一种CMOSCMOS三态非门三态非门三态非门三态非门当当EN1时，时，T 2导通，导通，Y A；当；当EN0时，时，T 2、T1截止截止(jizh)，输出为，输出为Y Z（高阻态）。这种三（高阻态）。这种三态门使能端是高电平有效。态门使能端是高电平有效。第43页/共51页第四十四页，共51页。CMOSCMOS门电路如图所示，试分析门电路如图所示，试分析门电路如图所示，试分析门电路如图所示，试分析(fnx)(fnx)电路的逻辑功能电路的逻辑功能

32、电路的逻辑功能电路的逻辑功能解：当解：当C0时，时，C 1，传输，传输(chun sh)门为门为高阻态，故输出高阻态，故输出YZ故这是由故这是由CMOS或非或非门和门和CMOS传输传输(chun sh)门构成的门构成的三态或非门三态或非门传输门传输门当当C1时，时，C 0，传，传输门为开启，输出输门为开启，输出Y（AB）第44页/共51页第四十五页，共51页。解：（解：（a）YA例：由例：由例：由例：由CMOSCMOS传输门构成的电路传输门构成的电路传输门构成的电路传输门构成的电路(dinl)(dinl)如图如图如图如图3.3.423.3.42（a a）、（）、（）、（）、（b b）、（）、（

33、）、（）、（c c）所示，试写出各电路）所示，试写出各电路）所示，试写出各电路）所示，试写出各电路(dinl)(dinl)的输出函数的表达式。的输出函数的表达式。的输出函数的表达式。的输出函数的表达式。第45页/共51页第四十六页，共51页。(b)(b)(b)(b)输出输出输出输出(shch)(shch)(shch)(shch)、输入真值表为、输入真值表为、输入真值表为、输入真值表为输出输出(shch)逻辑逻辑式为式为第46页/共51页第四十七页，共51页。其输出其输出(shch)逻逻辑式为辑式为注：为了避免传输门关闭时出注：为了避免传输门关闭时出现高阻态，可以在输出端通过现高阻态，可以在输出

34、端通过大电阻大电阻(dinz)接地；也可以接地；也可以输出端通过电阻输出端通过电阻(dinz)接电接电源。这样输出端均会有确定的源。这样输出端均会有确定的值。值。(C)(C)其输出其输出其输出其输出(shch)(shch)输入真值输入真值输入真值输入真值表为表为表为表为第47页/共51页第四十八页，共51页。例例例例3.3.4 3.3.4 电路如图电路如图电路如图电路如图3.3.433.3.43所示。试分析其逻辑所示。试分析其逻辑所示。试分析其逻辑所示。试分析其逻辑(lu j)(lu j)功功功功能能能能解：当解：当EN 1时，传输门截止，输出为时，传输门截止，输出为YZ（高阻态）当（高阻态）

35、当EN 0时，传输门开启，时，传输门开启，CMOS反相器的输出通过传输门反相器的输出通过传输门到达到达(dod)输出，使得输出，使得YA，故为三态输出的反相器。，故为三态输出的反相器。第48页/共51页第四十九页，共51页。a.a.总线结构总线结构这样只要分时控制各三态门的这样只要分时控制各三态门的E（E）端，就能把各个门的数）端，就能把各个门的数据输入信号按要求依次送到总据输入信号按要求依次送到总线，进行线，进行(jnxng)数据传输。数据传输。但注意使能端不能同时为但注意使能端不能同时为“1”三态门的应用三态门的应用三态门的应用三态门的应用(yngyng)(yngyng)(yngyng)(

36、yngyng)它可以实现它可以实现(shxin)线与的线与的功能，即输出端可以并联。如功能，即输出端可以并联。如图图3.3.44所示所示3.3.5 其他类型的其他类型的CMOS逻辑门逻辑门第49页/共51页第五十页，共51页。电路电路(dinl)如图如图2.3.45所示，所示，则则b.b.数据数据数据数据(shj)(shj)的双向传的双向传的双向传的双向传输输输输3.3.5 其他其他(qt)类型的类型的CMOS逻辑门逻辑门当当EN1时，三态门时，三态门G1输输出为出为D o，G2输出为高阻输出为高阻态；态；当当EN0时，三态门时，三态门G1输出为高阻态，输出为高阻态，G2输出为输出为D 1 Do3.3.6 CMOS电路的正确使用（自学）电路的正确使用（自学）P101 3.4*其他类型的其他类型的MOS集成电路（自学）集成电路（自学）第50页/共51页第五十一页，共51页。