数字系统设计方法学习教案.pptx

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1、数字系统数字系统(xtng)设计方法设计方法第一页，共27页。课程课程(kchng)安排安排一、可编程逻辑器件基础一、可编程逻辑器件基础二、数字系统设计方法二、数字系统设计方法三、三、Verilog HDL硬件描述语言硬件描述语言四、开发软件介绍四、开发软件介绍五、应用五、应用(yngyng)实验实验六、考核方式六、考核方式第1页/共27页第二页，共27页。二、数字系统二、数字系统(xtng)设计方法设计方法1 EDA技术及其发展技术及其发展2 数字数字(shz)系统设计技术系统设计技术3 FPGA/CPLD的设计流程的设计流程4 常用的常用的EDA软件工具软件工具5 EDA技术的发展趋势技术

2、的发展趋势第2页/共27页第三页，共27页。1.EDA技术技术(jsh)及其及其发展发展1.1 EDA技术技术(jsh)的发展的发展EDA（Electronic Design Automation）就是以计算机为工作就是以计算机为工作(gngzu)平台，以平台，以EDA软件工具软件工具为开发环境，以为开发环境，以PLD器件或者器件或者ASIC专用集成电路为目专用集成电路为目标器件设计实现电路系统的一种技术。标器件设计实现电路系统的一种技术。第3页/共27页第四页，共27页。1.EDA技术技术(jsh)及其及其发展发展1.1 EDA技术技术(jsh)的发展的发展1CAD（Computer Aid

3、ed Design）设计后端使用的工具（布局、布线设计后端使用的工具（布局、布线(b xin)、版图绘制）、版图绘制）2CAE（Computer Aided Engineering）设计前端使用得工具（设计前端使用得工具（HDL仿真、逻辑综合、仿真、逻辑综合、时序分析）时序分析）3EDA（Electronic Design Automation）涉及到设计的各个阶段涉及到设计的各个阶段第4页/共27页第五页，共27页。1.EDA技术技术(jsh)及其及其发展发展1.2 EDA技术技术(jsh)的应用范畴的应用范畴第5页/共27页第六页，共27页。1.EDA技术技术(jsh)及其及其发展发展1.

4、3 EDA技术技术(jsh)的新发展的新发展在在FPGAFPGA上实现上实现(shxin)DSP(shxin)DSP应用应用 嵌入式处理器软核的成熟嵌入式处理器软核的成熟 电子技术领域全方位融入电子技术领域全方位融入EDAEDA技术技术 更大规模的更大规模的FPGAFPGA和和CPLDCPLD器件不断推出器件不断推出 IPIP核的广泛应用核的广泛应用 高级硬件描述语言的出现高级硬件描述语言的出现第6页/共27页第七页，共27页。1.EDA技术技术(jsh)及其及其发展发展1.4现代现代(xindi)EDA技术的特技术的特征征（1）采用硬件描述语言（）采用硬件描述语言（HDL）进行设计）进行设计

5、（2）逻辑）逻辑(lu j)综合与优化综合与优化（3）开放性和标准化）开放性和标准化（4）更完备的库（）更完备的库（Library）第7页/共27页第八页，共27页。2.数字系统设计数字系统设计(shj)技术技术2.1 Top-down设计设计(shj)Top-down的设计的设计须经过须经过“设计设计验验证证修改设计修改设计再再验证验证”的过程，不的过程，不断反复，直到结果断反复，直到结果能够实现所要求的能够实现所要求的功能，并在速度、功能，并在速度、功耗、价格和可靠功耗、价格和可靠性方面实现较为性方面实现较为(jio wi)合理的平合理的平衡。衡。第8页/共27页第九页，共27页。2.数字

6、数字(shz)系统设计系统设计技术技术 Top-down设计设计(shj)举例举例第9页/共27页第十页，共27页。2.数字系统数字系统(xtng)设设计技术计技术2.2 Bottom-up设计设计(shj)Bottom-up Bottom-up Bottom-up Bottom-up设计，即自底向上的设计，由设计者调用设计库中的元件设计，即自底向上的设计，由设计者调用设计库中的元件设计，即自底向上的设计，由设计者调用设计库中的元件设计，即自底向上的设计，由设计者调用设计库中的元件(如各种门电路、加法器、计数器等如各种门电路、加法器、计数器等如各种门电路、加法器、计数器等如各种门电路、加法器、

7、计数器等)，设计组合出满足自己需要的系统，设计组合出满足自己需要的系统，设计组合出满足自己需要的系统，设计组合出满足自己需要的系统(xtng)(xtng)(xtng)(xtng)缺点：效率低、易出错缺点：效率低、易出错缺点：效率低、易出错缺点：效率低、易出错第10页/共27页第十一页，共27页。2.数字系统数字系统(xtng)设设计技术计技术2.3 IP核与核与SOC设计设计(shj)IP（Intellectual Property）：原来）：原来(yunli)的含义的含义是指知识产权、著作权，在是指知识产权、著作权，在IC设计领域指用于设计领域指用于ASIC、ASSP和和PLD等当中，并且是

8、预先设计好的电路模块。等当中，并且是预先设计好的电路模块。IP核（核（IP模块）：指功能完整，性能指标可靠，已模块）：指功能完整，性能指标可靠，已验证的、可重用的电路功能模块。验证的、可重用的电路功能模块。IP复用（复用（IP reuse）第11页/共27页第十二页，共27页。2.数字系统设计数字系统设计(shj)技术技术2.3 IP核与核与SOC设计设计(shj)软软核核-是是用用HDLHDL文文本本形形式式提提交交给给用用户户，它它经经过过RTLRTL级级设设计计(shj)(shj)优优化化和和功功能能验验证证，但但其其中中不不含含有有任任何何具具体体的的物物理信息。理信息。固固IP-介介

9、于于软软核核和和硬硬核核之之间间，除除了了完完成成软软核核所所有有的的设设计计外外，还还完完成成了了门门级级电电路路综综合合和和时时序序仿仿真真等等设设计计环节。一般以门级电路网表的形式提供给用户。环节。一般以门级电路网表的形式提供给用户。硬硬IP-基基于于半半导导体体工工艺艺的的物物理理设设计计，已已有有固固定定的的拓拓扑扑布布局局和和具具体体工工艺艺，并并已已经经过过工工艺艺验验证证，具具有有可可保保证证的的性性能能。其其提提供供给给用用户户的的形形式式是是电电路路物物理理结结构构掩掩模版图和全套工艺文件。模版图和全套工艺文件。第12页/共27页第十三页，共27页。2.数字系统数字系统(x

10、tng)设设计技术计技术2.3 IP核与核与SOC设计设计(shj)SOC：SYSTEM ON a CHIP第13页/共27页第十四页，共27页。3.FPGA/CPLD的设计的设计(shj)流程流程3.1 FPGA/CPLD 的开发的开发(kif)流程流程第14页/共27页第十五页，共27页。3.2 设计设计(shj)输入输入3.FPGA/CPLD的设计的设计(shj)流程流程1.原理图输入原理图输入(Schematic diagrams)2、硬件、硬件(yn jin)描述语言描述语言(HDL文本输入文本输入)（1）ABEL-HDL（2）AHDL（3）VHDL（4）Verilog HDLIEE

11、E标准标准硬件描述语言与软件编程语言有本质的区别硬件描述语言与软件编程语言有本质的区别第15页/共27页第十六页，共27页。3.3 功能功能(gngnng)仿真仿真3.FPGA/CPLD的设计的设计(shj)流程流程前仿真，不考虑延时信息前仿真，不考虑延时信息验证电路功能验证电路功能(gngnng)与结构是否符合设与结构是否符合设计要求计要求使用专用的仿真工具使用专用的仿真工具第16页/共27页第十七页，共27页。3.3 综合综合(zngh)（synthesize)3.FPGA/CPLD的设计的设计(shj)流程流程将较高层次的设计描述自动转化为较低层次描述的过程将较高层次的设计描述自动转化为

12、较低层次描述的过程行为综合：从算法表示行为综合：从算法表示(biosh)、行为描述转换到寄存器传、行为描述转换到寄存器传输输 级（级（RTL）逻辑综合：逻辑综合：RTL级描述转换到逻辑门级（包括触发器）级描述转换到逻辑门级（包括触发器）版图综合或结构综合：从逻辑门表示版图综合或结构综合：从逻辑门表示(biosh)转换到版图表转换到版图表示示(biosh)，或转换到或转换到PLD器件的配置网表表示器件的配置网表表示(biosh)综合器是能够自动实现上述转换的软件工具，是能将原理图或综合器是能够自动实现上述转换的软件工具，是能将原理图或HDL语言描述的电路功能转化为具体电路结构网表的工具语言描述的

13、电路功能转化为具体电路结构网表的工具第17页/共27页第十八页，共27页。3.3 综合综合(zngh)（synthesize)3.FPGA/CPLD的设计的设计(shj)流程流程C、ASM.程序程序(chngx)CPUCPU指令指令/数据代码：数据代码：010010 100010 1100010010 100010 1100软件程序编译器软件程序编译器 COMPILERCOMPILER软件编译器和硬件综合器区别软件编译器和硬件综合器区别VHDL/VERILOG.程序程序 硬件描述语言硬件描述语言 综合器综合器 SYNTHESIZERSYNTHESIZER为为ASICASIC设计提供的设计提供的

14、 电路网表文件电路网表文件（a）软件语言设计目标流程）软件语言设计目标流程（b）硬件语言设计目标流程）硬件语言设计目标流程第18页/共27页第十九页，共27页。3.4 适配（适配（Fitter）3.FPGA/CPLD的设计的设计(shj)流程流程将综合生成的逻辑网表根据具体的将综合生成的逻辑网表根据具体的FPGA/CPLD器件进行配置器件进行配置实现实现布局与布线（布局与布线（PAR，Place And Route）面积与速度的平衡面积与速度的平衡生成文件：仿真文件、编程文件生成文件：仿真文件、编程文件必须使用必须使用(shyng)器件开发商提供的工具器件开发商提供的工具第19页/共27页第二

15、十页，共27页。3.5 时序时序(sh x)仿真仿真3.FPGA/CPLD的设计的设计(shj)流程流程将布局布线生成的延时信息将布局布线生成的延时信息(xnx)反标注到设计网表反标注到设计网表中进行的仿真中进行的仿真包含门延时和布线延时，仿真准确包含门延时和布线延时，仿真准确第20页/共27页第二十一页，共27页。3.6编程（编程（Program）3.FPGA/CPLD的设计的设计(shj)流程流程 把适配后生成的编程文件装入到把适配后生成的编程文件装入到PLD器件中的过程，器件中的过程，或称为或称为(chn wi)配置、下载。配置、下载。通常将对基于通常将对基于EEPROM工艺的非易失结构

16、工艺的非易失结构PLD器件的器件的下载称为下载称为(chn wi)编程（编程（Program），将基于），将基于SRAM工工艺结构的艺结构的PLD器件的下载称为器件的下载称为(chn wi)配置配置（Configure）。）。第21页/共27页第二十二页，共27页。3.FPGA/CPLD的设计的设计(shj)流程流程第22页/共27页第二十三页，共27页。4.1集成集成(j chn)的的CPLD/FPGA开发工具开发工具 4.常用常用(chn yn)的的EDA工具软件工具软件第23页/共27页第二十四页，共27页。4.2逻辑综合逻辑综合(zngh)工具工具（Synthesis Tools）4.

17、常用常用(chn yn)的的EDA工具软工具软件件第24页/共27页第二十五页，共27页。4.3仿真仿真(fn zhn)工具工具（simulation tools）4.常用常用(chn yn)的的EDA工具软件工具软件第25页/共27页第二十六页，共27页。5.EDA技术技术(jsh)的发展趋势的发展趋势u超大规模集成电路的集成度和工艺水平不断提高。超大规模集成电路的集成度和工艺水平不断提高。u市场对系统的集成度不断提出更高的要求。市场对系统的集成度不断提出更高的要求。u高高性性能能(xngnng)(xngnng)的的EDAEDA工工具具，其其自自动动化化和和智智能能化化程程度度不不断断提提高高，为为嵌嵌入入式式系系统统设设计计提提供供了了功功能能强强大大的的开开发发环境。环境。u计计算算机机硬硬件件平平台台性性能能(xngnng)(xngnng)大大幅幅度度提提高高，为为复复杂的杂的SoCSoC设计提供了物理基础。设计提供了物理基础。第26页/共27页第二十七页，共27页。